半导体器件制造技术

提供了一种半导体器件。该半导体器件包括：在第一方向上延伸的多条电源线；第一晶体管，每个第一晶体管形成在第一区域中并具有第一阈值电压；以及第二晶体管，每个第二晶体管形成在第二区域中并具有高于第一阈值电压的第二阈值电压。所述多条电源线中的一条插置在第一区域和第二区域之间，第一晶体管实现多路复用器的第一部分、时钟缓冲器和第一锁存器，该多路复用器的第一部分、时钟缓冲器和第一锁存器设置在数据路径上，第二晶体管实现多路复用器电路的第二部分和第二锁存器，该多路复用器电路的第二部分和第二锁存器设置在反馈路径上，多路复用器电路的第一部分和多路复用器电路的第二部分沿着第一方向设置在公共位置。电路的第二部分沿着第一方向设置在公共位置。电路的第二部分沿着第一方向设置在公共位置。

【技术实现步骤摘要】
半导体器件


[0001]与示例实施方式一致的方法、装置和系统涉及半导体器件。

技术介绍

[0002]半导体器件包括存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件以及包括存储元件和逻辑元件的混合半导体器件。近来，随着半导体工艺变得更加精细，在半导体芯片设计中对诸如触发器的半导体存储器件的操作特性有日益增多的要求。然而，用于降低功耗的操作特性和用于提高操作速度的操作特性彼此冲突。此外，即使当期望平衡地调节这两种操作特性时，也可能难以大量使用半导体器件。

技术实现思路

[0003]示例实施方式提供了一种半导体器件，其可以使用包括具有不同阈值电压的晶体管的半导体器件的布局来降低功耗同时将操作速度保持在相似水平，并且可以具有改善的性能。
[0004]根据一示例实施方式的方面，一种半导体器件包括：多条电源线，在第一方向上延伸；多个第一晶体管，所述多个第一晶体管中的每个形成在第一区域中并具有第一阈值电压；以及多个第二晶体管，所述多个第二晶体管中的每个形成在第二区域中并具有高于所述第一阈值电压的第二阈值电压。所述多条电源线中的一条插置在第一区域和第二区域之间，所述多个第一晶体管实现多路复用器电路的第一部分、时钟缓冲器和第一锁存器电路，该多路复用器电路的第一部分、时钟缓冲器和第一锁存器电路设置在数据路径上，所述多个第二晶体管实现多路复用器电路的第二部分和第二锁存器电路，该多路复用器电路的第二部分和第二锁存器电路设置在反馈路径上，多路复用器电路的第一部分和多路复用器电路的第二部分沿着第一方向设置在公共位置。
[0005]根据一示例实施方式的方面，一种半导体器件包括：扫描电路，包括第一电路和第二电路，其中第一电路被配置为接收数据信号，并且第二电路被配置为接收扫描输入信号；以及锁存器电路，包括第三电路和第四电路，其中第三电路设置在数据路径上，并且第四电路设置在反馈路径上。具有第一阈值电压的多个第一晶体管实现第一电路和第三电路，具有第二阈值电压的多个第二晶体管实现第二电路和第四电路，第二阈值电压高于第一阈值电压，在第一方向上延伸的电源线插置在所述多个第一晶体管和所述多个第二晶体管之间，第一虚设区域设置在第一电路的在第一方向上的一侧，第二虚设区域设置在第一电路的在第一方向上的另一侧，第一电路和第二电路的第一公共节点连接到由在垂直于第一方向的第二方向上与电源线交叉的第一有源接触限定的第二电路。
[0006]根据一示例实施方式的方面，一种半导体器件包括：第一电源线、第二电源线和第三电源线，沿着第一方向延伸；多个第一晶体管，具有第一特性，并设置在第一电源线和第二电源线之间的第一区域中；以及多个第二晶体管，具有不同于第一特性的第二特性，并设置在第二电源线和第三电源线之间的第二区域中。第一电源线和第二电源线之间的距离大
于第二电源线和第三电源线之间的距离，第一特性和第二特性包括晶体管阈值电压、栅极之间的距离和单元高度中的任何一个或任何组合。
附图说明
[0007]以上及其他方面、特征和优点将由参照附图对示例实施方式的以下描述变得更加明显。
[0008]图1是根据一示例实施方式的半导体器件的框图。
[0009]图2和图3是根据一示例实施方式的半导体器件的电路图。
[0010]图4A和图4B是示出根据一示例实施方式的半导体器件的简化布局的框图。
[0011]图5A、图5B、图5C和图5D是根据一示例实施方式的半导体器件中包括的元件的电路图。
[0012]图6是根据一示例实施方式的半导体器件的电路图。
[0013]图7至图10是根据一示例实施方式的半导体器件的布局图。
[0014]图11和图12是示出根据一示例实施方式的半导体器件中包括的晶体管的布置的视图。
[0015]图13和图14是示出根据一示例实施方式的半导体器件的截面图。
[0016]图15、图16A和图16B是根据示例实施方式的半导体器件中取决于阈值电压的PMOS晶体管的截面图。
[0017]图17、图18A和图18B是根据示例实施方式的半导体器件中取决于阈值电压的NMOS晶体管的截面图。
[0018]图19至图21是示出根据一示例实施方式的半导体器件的截面图。
[0019]图22是根据一示例实施方式的半导体器件中当区域之间的距离彼此不同时的布局图。
[0020]图23是示出图22的半导体器件中包括的晶体管的布置的视图。
[0021]图24和图25是示出图22的半导体器件的截面图。
[0022]图26是根据一示例实施方式的半导体器件的示意性平面图。
具体实施方式
[0023]在下文中，将参照附图描述示例实施方式。
[0024]图1是根据一示例实施方式的半导体器件的框图，图2是根据一示例实施方式的半导体器件的电路图。
[0025]参照图1和图2，根据一示例实施方式的半导体器件1可以包括扫描电路100、主锁存器电路200和从锁存器电路300。作为示例，半导体器件1可以包括触发器。例如，半导体器件1可以包括主从触发器。
[0026]在半导体器件1中，扫描电路100可以接收数据信号D、扫描使能信号SE和扫描输入信号SI，并且可以根据控制信号输出数据信号D和扫描输入信号SI之一。
[0027]数据信号D可以是在半导体芯片的正常操作期间输入的正常数据信号，扫描输入信号SI可以是在半导体芯片的测试操作期间用于测试半导体器件1的测试信号。扫描使能信号SE可以是命令半导体器件1输出扫描输入信号SI的信号。
[0028]作为示例，当扫描使能信号SE具有逻辑高值时，扫描电路100可以输出扫描输入信号SI。当扫描使能信号SE具有逻辑低值时，扫描电路100可以将数据信号D输出到节点。
[0029]扫描电路100可以包括三个反相器。作为示例，输出数据信号D的反相器和输出扫描输入信号SI的反相器可以彼此不同。作为示例，半导体器件1中包括的扫描电路100可以包括多路复用器电路110或多个传输门。
[0030]半导体器件1可以包括两个锁存器电路。作为示例，两个锁存器电路可以分别包括主锁存器电路200和从锁存器电路300。主锁存器电路200可以存储和输出从扫描电路100输出的数据信号D。作为示例，主锁存器电路200可以基于第一时钟信号bclk和第二时钟信号nclk输出输入数据信号D，该第二时钟信号nclk是第一时钟信号bclk的反相信号。
[0031]从锁存器电路300可以存储从主锁存器电路200输出的数据信号D，并且可以基于第一时钟信号bclk和第二时钟信号nclk输出存储的数据信号D。
[0032]主锁存器电路200和从锁存器电路300中的每个可以包括一个反相器和两个三态反相器。作为示例，主锁存器电路200可以包括第一反相器221、第一三态反相器210和第二三态反相器222，从锁存器电路300可以包括第二反相器321、第三三态反相器310和第四三态反相器322。
[0033]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多条电源线，在第一方向上延伸；多个第一晶体管，所述多个第一晶体管中的每个形成在第一区域中并具有第一阈值电压；以及多个第二晶体管，所述多个第二晶体管中的每个形成在第二区域中并具有高于所述第一阈值电压的第二阈值电压，其中所述多条电源线中的一条插置在所述第一区域和所述第二区域之间，所述多个第一晶体管实现多路复用器电路的第一部分、时钟缓冲器和第一锁存器电路，所述多路复用器电路的所述第一部分、所述时钟缓冲器和所述第一锁存器电路设置在数据路径上，所述多个第二晶体管实现所述多路复用器电路的第二部分和第二锁存器电路，所述多路复用器电路的所述第二部分和所述第二锁存器电路设置在反馈路径上，以及所述多路复用器电路的所述第一部分和所述多路复用器电路的所述第二部分沿着所述第一方向设置在公共位置。2.根据权利要求1所述的半导体器件，其中所述多路复用器电路的所述第一部分接收数据信号作为输入信号，以及所述多路复用器电路的所述第二部分接收扫描输入信号作为输入信号。3.根据权利要求1所述的半导体器件，其中所述第一锁存器电路包括第一主锁存器电路和第一从锁存器电路，所述第二锁存器电路包括第二主锁存器电路和第二从锁存器电路，以及所述时钟缓冲器插置在所述第一主锁存器电路和所述第一从锁存器电路之间。4.根据权利要求1所述的半导体器件，其中所述多个第一晶体管包括多个第一PMOS晶体管和多个第一NMOS晶体管，所述多个第二晶体管包括多个第二PMOS晶体管和多个第二NMOS晶体管，所述多个第一PMOS晶体管中的每个包括第一栅极电介质层和堆叠在所述第一栅极电介质层上的第一功函数金属层，所述多个第一NMOS晶体管中的每个包括第二栅极电介质层和堆叠在所述第二栅极电介质层上的第二功函数金属层，所述多个第二NMOS晶体管中的每个包括第三栅极电介质层和堆叠在所述第三栅极电介质层上的第三功函数金属层，以及所述多个第二PMOS晶体管中的每个包括第四栅极电介质层和堆叠在所述第四栅极电介质层上的第四功函数金属层。5.根据权利要求4所述的半导体器件，其中所述第一栅极电介质层包括所述第四栅极电介质层的材料以及与所述第四栅极电介质层的所述材料不同的第一元素，以及所述第二栅极电介质层包括所述第三栅极电介质层的材料以及与所述第三栅极电介质层的所述材料不同的第二元素。6.根据权利要求4所述的半导体器件，其中所述第四栅极电介质层包括所述第一栅极电介质层的材料以及与所述第一栅极电介质层的所述材料不同的第四元素，以及所述第三栅极电介质层包括所述第二栅极电介质层的材料以及与所述第二栅极电介
质层的所述材料不同的第三元素。7.根据权利要求4所述的半导体器件，其中所述第一功函数金属层具有第一厚度，并且所述第四功函数金属层具有小于所述第一厚度的第四厚度，所述第一功函数金属层和所述第四功函数金属层包括公共的材料，所述第二功函数金属层具有第二厚度，并且所述第三功函数金属层具有大于所述第二厚度的第三厚度，以及所述第二功函数金属层和所述第三功函数金属层包括公共的材料。8.根据权利要求4所述的半导体器件，其中所述第一功函数金属层还包括具有不提供在所述第四功函数金属层中的材料的金属层。9.根据权利要求1所述的半导体器件，其中在垂直于所述第一方向的第二方向上，所述第一区域的长度大于所述第二区域的长度。10.一种半导体器件，包括：扫描电路，包括第一电路和第二电路，其中所述第一电路被配置为接收数据信号，并且所述第二电路被配置为接收扫描输入信号；以及锁存器电路，包括第三电路和第四电路，其中所述第三电路设置在数据路径上，并且所述第四电路设置在反馈路径上，其中具有第一阈值电压的多个第一晶体管实现所述第一电路和所述第三电路，具有第二阈值电压的多个第二晶体管实现所述第二电路和所述第四电路，所述第...

【专利技术属性】
技术研发人员：姜秉坤，柳泰俊，梁承贤，李达熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：