半导体装置及其制造方法制造方法及图纸

实施方式提供一种能够抑制可靠性劣化的半导体装置及其制造方法。本实施方式的半导体装置具备具有在第1方向上交替积层的多个导电层及多个第1绝缘层的积层体。导电层具有第1金属层及第2金属层。第1金属层包含第1金属元素及与包含该第1金属元素的材料气体发生化学反应的物质。第2金属层包含第1金属元素，且物质的含量比第1金属层少。第1金属层配置在第1绝缘层与第2绝缘层之间。缘层与第2绝缘层之间。缘层与第2绝缘层之间。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001][相关申请的交叉参考][0002]本申请享有以日本专利申请2020
‑
151432号(申请日：2020年9月9日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。


[0003]本实施方式涉及一种半导体装置及其制造方法。

技术介绍

[0004]NAND(Not AND，与非)型EEPROM(Electrically Erasable Programmable Read
‑
only Memory，电动可擦可编程只读存储器)等半导体装置(半导体存储装置)有时具备将存储单元三维地排列而成的立体型存储单元阵列。这种存储单元阵列具有将作为字线发挥功能的导电层与绝缘层交替积层而成的积层体。
[0005]然而，随着微细化，导电层的高度减小，相应地字线的配线电阻增大。另外，如果为了降低配线电阻而将势垒膜薄膜化或省略，那么例如会导致泄漏特性等可靠性劣化。

技术实现思路

[0006]本专利技术要解决的问题在于提供一种能够抑制可靠性劣化的半导体装置及其制造方法。
[0007]本实施方式的半导体装置具备具有在第1方向上交替积层的多个导电层及多个第1绝缘层的积层体。导电层具有第1金属层及第2金属层。第1金属层包含第1金属元素及与包含该第1金属元素的材料气体发生化学反应的物质。第2金属层包含第1金属元素，且物质的含量比第1金属层少。第1金属层配置在第1绝缘层与第2绝缘层之间。
附图说明
[0008]图1是表示第1实施方式的半导体装置中的存储单元阵列的一构成例的图。
[0009]图2A是例示三维构造的存储单元的示意剖视图。
[0010]图2B是例示三维构造的存储单元的示意剖视图。
[0011]图3是表示第1实施方式的半导体装置的构成的剖视图。
[0012]图4是表示第1实施方式的半导体装置的制造方法的剖视图。
[0013]图5是表示继图4之后的半导体装置的制造方法的剖视图。
[0014]图6是表示继图5之后的半导体装置的制造方法的剖视图。
[0015]图7是表示继图6之后的半导体装置的制造方法的剖视图。
[0016]图8是表示继图7之后的半导体装置的制造方法的剖视图。
[0017]图9A是表示图8的工序中的金属层的形成过程的示意图。
[0018]图9B是表示图8的工序中的金属层的形成过程的示意图。
[0019]图9C是表示图8的工序中的金属层的形成过程的示意图。
[0020]图10是表示比较例的半导体装置的构成的剖视图。
[0021]图11是表示第2实施方式的半导体装置的构成的剖视图。
[0022]图12是表示图11的金属层内的氮的示意图。
[0023]图13是表示第2实施方式的半导体装置的制造方法的剖视图。
具体实施方式
[0024]以下，参照附图对本专利技术的实施方式进行说明。本实施方式并不限定本专利技术。在以下的实施方式中，半导体衬底的上下方向表示使供设置半导体元件的面朝上时的相对方向，有时与依据重力加速度的上下方向不同。附图是示意性的图或概念性的图，各部分的比率等未必与实物相同。在说明书与附图中，对与已出现的附图中上文已叙述过的内容相同的要素标注相同的符号并适当省略详细的说明。
[0025](第1实施方式)
[0026]图1是表示第1实施方式的半导体存储装置中的存储单元阵列的一构成例的图。存储单元阵列MCA例如是三维地配置存储单元而成的立体型存储单元阵列。此外，在图1中，为了容易观察图，而省略了除形成在存储器孔113内的绝缘膜以外的绝缘部分的图示。另外，在以下的实施方式中例示硅作为半导体，但也可以使用除硅以外的半导体。
[0027]另外，在本说明书中，为了便于说明，而导入XYZ正交坐标系统。该坐标系统中，将相对于衬底100的主面平行的方向且相互正交的2个方向设为X方向及Y方向，将相对于所述X方向及Y方向这两个方向正交的方向设为Z方向。多个字线(导电层)WL沿Z方向积层。
[0028]如图1所示，在半导体衬底100形成着n型阱区域101，在n型阱区域101上形成着p型阱区域102。在p型阱区域102上，形成着多个NAND串NS。具体来说，在p型阱区域102上，形成着作为选择栅极线SGS发挥功能的多个配线层110、作为字线WL发挥功能的多个配线层111、及作为选择栅极线SGD发挥功能的多个配线层112。
[0029]配线层110例如由4层形成，利用多个NAND串NS电连接于共通的选择栅极线SGS，作为2个选择晶体管ST2的栅极电极发挥功能。
[0030]配线层111例如由8层形成，针对每层电连接于共通的字线WL。
[0031]配线层112例如由4层形成，连接于与每个NAND串NS对应的选择栅极线SGD，分别作为1个选择晶体管ST1的栅极电极发挥功能。
[0032]存储器孔113以贯通配线层110、111、112到达p型阱区域102的方式形成。在存储器孔113的侧面，依次形成着阻挡绝缘膜114、电荷蓄积层115(绝缘膜)、及栅极绝缘膜116。在存储器孔113内填埋有导电膜117。导电膜117作为NAND串NS的电流路径发挥功能。在导电膜117的上端，形成着作为位线BL发挥功能的配线层118。此外，关于存储器孔113的详细情况，将参照图2A及图2B在下文中进行说明。
[0033]如上所述，在p型阱区域102上，依次积层着选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1，1个存储器孔113与1个NAND串NS对应。
[0034]在p型阱区域102的表面内，形成着n+型杂质扩散层103及p+型杂质扩散层104。
[0035]在n+型杂质扩散层103上形成着接触插塞119，在接触插塞119上形成着作为源极线CELSRC发挥功能的配线层120。源极线CELSRC也形成在M2层，M2层的源极线CELSRC电连接于电压产生电路。
[0036]在p+型杂质扩散层104上形成着接触插塞121，在接触插塞121上形成着作为阱配线CPWELL发挥功能的配线层122。
[0037]形成着配线层120、122的M0层形成在比配线层112(选择栅极线SGD)靠上且比形成着配线层118的M1层靠下。
[0038]以上构成在记载着图1的纸面的深度方向上排列着多个。1个指状物由在深度方向上排成一列的多个NAND串NS的集合构成。
[0039]进而，配线层110在同一区块内，作为共通的选择栅极线SGS发挥功能，且相互电连接。在最下层的配线层110与p型阱区域102之间，形成着栅极绝缘膜116。与n+型杂质扩散层103相邻的最下层的配线层110和栅极绝缘膜116形成至n+型杂质扩散层103附近为止。
[0040]由此，在选择晶体管ST2为接通状态的情况下，所形成的通道使存储单元晶体管MT0及n+型杂质扩散层1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备积层体，所述积层体具有在第1方向上交替积层的多个导电层及多个第1绝缘层，所述导电层具有：第1金属层，包含第1金属元素及与包含该第1金属元素的材料气体发生化学反应的物质；以及第2金属层，包含所述第1金属元素，且所述物质的含量比所述第1金属层少；所述第1金属层配置在所述第1绝缘层与所述第2绝缘层之间。2.根据权利要求1所述的半导体装置，其中在所述导电层与所述第1绝缘层之间未设置包含与所述第1金属元素不同的第2金属元素的第3金属层。3.根据权利要求2所述的半导体装置，其中所述第2金属元素为钛(Ti)。4.根据权利要求1所述的半导体装置，其中所述第1金属元素为钨(W)，所述材料气体为六氟化钨(WF6)气体，所述物质为硅(Si)。5.根据权利要求1所述的半导体装置，其中所述第1金属层还包含氮(N)。6.根据权利要求5所述的半导体装置，其中所述第1金属层中所述第1绝缘层侧的氮浓度高于所述第2金属层侧的氮浓度。7.根据权利要求6所述的半导体装置，其中所述第1金属层的氮浓度从所述第1绝缘层侧朝向所述第2金属层侧减少。8.根据权利要求2所述的半导体装置，其中所述第1金属层还包含氮(N)。9.根据权利要求8所述的半导体装置，其中所述第1金属层中所述第1绝缘层侧的氮浓度高于所述第2金属层侧的氮浓度。10.根据权利要求9所述的半导体装置，其中所述第1金属层的氮浓度从所述第1绝缘层侧朝向所述第2金属层侧减少。11.根据权利要求1所述的半导体装置，其还具备柱状部，所述柱状部以在所述第1方向上贯通所述积层体的方式设置，且包含电荷蓄积层及半导体层，所述第1金属层配置在所述第2金属层与所述电荷蓄积层及所述半导体层之间。12.根据权利要求1所述的半导体装置，其还具备设置在所述导电层与所述第1绝缘层之间的第...

【专利技术属性】
技术研发人员：井手谦一，田原宽子，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：