半导体存储装置制造方法及图纸

实施方式提供高品质的半导体存储装置。实施方式的半导体存储装置具备：基板；多个第1导电层及多个第1绝缘层，在与基板的表面交叉的第1方向上交替层叠；第1半导体层，在第1方向上延伸，与多个第1导电层及多个第1绝缘层相对向；第2半导体层，连接于第1半导体层的第1方向上的一端部，在与第1方向交叉的第2方向上延伸；第2绝缘层，覆盖第1半导体层的另一端部的外周面；及第3绝缘层，其在第2方向上的位置与多个第1导电层、多个第1绝缘层及第2绝缘层不同，在第1方向上延伸，在第1方向上的一端处与第2半导体层相接，第1方向上的另一端比第2绝缘层距第2半导体层远。在第2绝缘层的第2方向上的第3绝缘层侧的面设置有金属氧化膜，在多个第1绝缘层的第2方向上的第3绝缘层侧的面没有设置金属氧化膜。有设置金属氧化膜。有设置金属氧化膜。

【技术实现步骤摘要】
半导体存储装置
[0001]本申请享受以日本专利申请2020
‑
156255号(申请日：2020年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。


[0002]本实施方式涉及半导体存储装置。

技术介绍

[0003]已知有具备半导体基板、在与半导体基板的表面交叉的方向上层叠的多个导电层、在与半导体基板的表面交叉的方向上延伸且与这多个导电层相对向的半导体柱及设置于导电层与半导体柱之间的栅极绝缘膜的半导体存储装置。

技术实现思路

[0004]实施方式提供一种高品质的半导体存储装置。
[0005]一个实施方式的半导体存储装置具备：基板；多个第1导电层及多个第1绝缘层，其在与基板的表面交叉的第1方向上交替层叠；第1半导体层，其在第1方向上延伸，与多个第1导电层及多个第1绝缘层相对向；第2半导体层，其连接于第1半导体层的第1方向上的一端部，在与第1方向交叉的第2方向上延伸；第2绝缘层，其覆盖第1半导体层的另一端部的外周面；及第3绝缘层，其在第2方向上的位置与多个第1导电层、多个第1绝缘层及第2绝缘层不同，在第1方向上延伸，在第1方向上的一端处与第2半导体层相接，第1方向上的另一端比第2绝缘层距第2半导体层远。在第2绝缘层的第2方向上的第3绝缘层侧的面设置有金属氧化膜，在多个第1绝缘层的第2方向上的第3绝缘层侧的面没有设置金属氧化膜。
附图说明
[0006]图1、图2是第1实施方式的半导体存储装置的示意性的剖视图。
[0007]图3是图2的由A表示的部分的示意性的放大剖视图。
[0008]图4是图2的由B表示的部分的示意性的放大剖视图。
[0009]图5～图16是示出第1实施方式的半导体存储装置的第1制造方法的示意性的Y
‑
Z剖视图。
[0010]图17～图28是示出第1实施方式的半导体存储装置的第2制造方法的示意性的Y
‑
Z剖视图。
[0011]图29、图30是示出第1比较例的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0012]图31、图32是示出第2比较例的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0013]图33是示出第2实施方式的半导体存储装置的结构的示意性的剖视图。
[0014]图34～图38是示出第2实施方式的半导体存储装置的制造方法的示意性的Y
‑
Z剖
视图。
[0015]图39是示出第3比较例的半导体存储装置的结构的示意性的剖视图。
[0016]图40、图41是示出第3比较例的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0017]标号说明
[0018]100
…
半导体基板，110
…
导电层，120
…
半导体柱，130
…
栅极绝缘膜，150
…
块间构造
具体实施方式
[0019]接着，参照附图来详细说明实施方式的半导体存储装置。此外，以下的实施方式只不过是一例，并非以限定本专利技术的意图示出。
[0020]另外，在本说明书中，将相对于半导体基板的表面平行的预定方向称作X方向，将相对于半导体基板的表面平行且与X方向垂直的方向称作Y方向，将相对于半导体基板的表面垂直的方向称作Z方向。
[0021]另外，在本说明书中，有时将沿着预定的平面的方向称作第1方向，将沿着该预定的平面且与第1方向交叉的方向称作第2方向，将与该预定的平面交叉的方向称作第3方向。这些第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向中的任一者对应，也可以不对应。
[0022]另外，在本说明书中，“上”、“下”等表述以半导体基板为基准。例如，将沿着Z方向而从半导体基板离开的朝向称作上，将沿着Z方向而向半导体基板接近的朝向称作下。另外，在关于某结构提及下表面、下端部的情况下，意味着该结构的半导体基板侧的面、端部，在提及上表面、上端部的情况下，意味着该结构的与半导体基板相反一侧的面、端部。另外，将与X方向或Y方向交叉的面称作侧面等。
[0023]另外，在本说明书中提及第1结构与第2结构“电连接”的情况下，第1结构可以直接连接于第2结构，第1结构也可以经由布线、半导体构件或晶体管等而连接于第2结构。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管是截止(OFF)状态，第1个晶体管也与第3个晶体管“电连接”。
[0024]另外，在本说明书中提及第1结构连接于第2结构与第3结构之间的情况下，有时意味着第1结构、第2结构及第3结构串联连接且第1结构设置于第2结构及第3结构的电流路径。
[0025]另外，在本说明书中提及电路等使2个布线等“导通”的情况下，例如，有时意味着：该电路等包括晶体管等，该晶体管等设置于2个布线之间的电流路径，该晶体管等成为导通(ON)状态。
[0026][第1实施方式][0027]以下，参照附图对第1实施方式的半导体存储装置的结构进行说明。此外，以下的附图是示意性的，为了便于说明，有时省略一部分结构。
[0028][构造][0029]图1是第1实施方式的半导体存储装置的示意性的剖视图。图2是第1实施方式的半导体存储装置的示意性的剖视图。图3是图2的由A表示的部分的示意性的放大剖视图。图4
是图2的由B表示的部分的示意性的放大剖视图。此外，在图3及图4中，也示出了在图2中图示省略的构件。
[0030][半导体存储装置的构造][0031]如图1所示，本实施方式的半导体存储装置具备半导体基板100和在半导体基板100的上方在Y方向上交替设置的多个存储器块BLK及块间构造150。
[0032]例如，如图2所示，存储器块BLK具备：在Z方向上交替层叠的多个导电层110及多个绝缘层101、在Z方向上延伸且与多个导电层110及多个绝缘层101相对向的半导体柱120、覆盖半导体柱120的上端部的外周面的绝缘层102及蚀刻阻挡部133A。
[0033][半导体基板100的构造][0034]图1及图2所示的半导体基板100例如是由包含硼(B)等P型杂质的P型的硅(Si)形成的半导体基板。在半导体基板100的表面例如设置有：包含磷(P)等N型杂质的N型阱区域(图示省略)、包含硼(B)等P型杂质的P型阱区域100P、没有设置N型阱区域及P型阱区域100P的半导体基板区域(图示省略)及绝缘区域(图示省略)。
[0035][导电层110和绝缘层101的构造][0036]导电层110是在X方向上延伸的大致板状的导电层。导电层110在本实施方式中是钼(Mo)的金属膜，但也可以是钨(W)、钌(Ru)等的金属膜。在Z方向上排列的多个导电层110之间设置有氧化硅(SiO2)等绝缘层101。另外，例如，如图3所示，在导电层110与绝缘层101之间设置有包含氧化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：基板；多个第1导电层及多个第1绝缘层，其在与所述基板的表面交叉的第1方向上交替层叠；第1半导体层，其在所述第1方向上延伸，与所述多个第1导电层及所述多个第1绝缘层相对向；第2半导体层，其连接于所述第1半导体层的所述第1方向上的一端部，在与所述第1方向交叉的第2方向上延伸；第2绝缘层，其覆盖所述第1半导体层的另一端部的外周面；及第3绝缘层，其在所述第2方向上的位置与所述多个第1导电层、所述多个第1绝缘层及所述第2绝缘层不同，在所述第1方向上延伸，在所述第1方向上的一端处与所述第2半导体层相接，所述第1方向上的另一端比所述第2绝缘层距所述第2半导体层远，在所述第2绝缘层的所述第2方向上的所述第3绝缘层侧的面设置有金属氧化膜，在所述多个第1绝缘层的...

【专利技术属性】
技术研发人员：福岛崇，佐佐木俊行，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：