半导体存储装置制造方法及图纸

实施方式在抑制制造成本增加的同时提高了半导体存储装置的特性。实施方式的半导体存储装置具备：衬底；焊垫，设置在衬底的上方；多个第1导电体层，在衬底与焊垫之间沿着第1方向积层；第2导电体层，设置在多个第1导电体层的上方；第1半导体层，在多个第1导电体层内沿着第1方向延伸，且与第2导电体层相接；电荷蓄积层，设置在第1半导体层与多个第1导电体层之间；第1触点，在衬底与焊垫之间沿着第1方向延伸；以及第1配线层，包含与第2导电体层相接的第1部分、与第1触点相接的第2部分、及将第1部分及第2部分之间连接的第3部分。第1配线层的第1部分及第2部分沿着第1方向，位于第2导电体层与第1配线层的第3部分之间。层与第1配线层的第3部分之间。层与第1配线层的第3部分之间。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
157165号(申请日：2020年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为半导体存储装置已知有NAND(Not AND，与非)型闪速存储器。

技术实现思路

[0005]实施方式在抑制制造成本增加的同时提高了半导体存储装置的特性。
[0006]实施方式的半导体存储装置具备：衬底；焊垫，设置在所述衬底的上方；多个第1导电体层，在所述衬底与所述焊垫之间沿着第1方向积层；第2导电体层，设置在所述多个第1导电体层的上方；第1半导体层，在所述多个第1导电体层内沿着所述第1方向延伸，且与所述第2导电体层相接；电荷蓄积层，设置在所述第1半导体层与所述多个第1导电体层之间；第1触点，在所述衬底与所述焊垫之间沿着所述第1方向延伸；以及第1配线层，包含与所述第2导电体层相接的第1部分、与所述第1触点相接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：衬底；多个第1导电体层，在所述衬底的上方沿着第1方向积层；第2导电体层，设置在所述多个第1导电体层的上方；第1半导体层，在所述多个第1导电体层内沿着所述第1方向延伸，且与所述第2导电体层相接；电荷蓄积层，设置在所述第1半导体层与所述多个第1导电体层之间；第1触点，在所述衬底的上方沿着所述第1方向延伸；以及第1配线层，包含与所述第2导电体层相接的第1部分、与所述第1触点相接的第2部分、及将所述第1部分及所述第2部分之间连接的第3部分；所述第1配线层的第1部分及第2部分沿着所述第1方向，位于所述第2导电体层与所述第1配线层的第3部分之间。2.根据权利要求1所述的半导体存储装置，其中所述第1触点的上表面沿着所述第1方向，位于所述第2导电体层的上表面与所述第1配线层的第3部分的下表面之间。3.根据权利要求1所述的半导体存储装置，其中所述第1配线层还具备与所述第2导电体层相接的第4部分。4.根据权利要求1所述的半导体存储装置，其中所述半导体存储装置还具备：第2触点，在所述衬底的上方沿着所述第1方向延伸；以及第2配线层，包含与所述第2触点相接的第1部分、及连接于所述第1部分的第2部分，且与所述第1配线层分离地设置；所述第2配线层的第2部分沿着所述第1方向，位于比所述第2配线层的第1部分靠上方处。5.根据权利要求4所述的半导体存储装置，其中所述第2配线层的第1部分沿着所述第1方向，位于比所述第2导电体层靠上方处。6.根据权利要求5所述的半导体存储装置，其中所述第2触点的上表面沿着所述第1方向，位于所述第2导电体层的上表面与所述第2配线层的第2部分的下表面之间。7.根据权...

【专利技术属性】
技术研发人员：坂口武史，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：