半导体存储装置制造方法及图纸

实施方式在抑制制造成本增加的同时提高了半导体存储装置的特性。实施方式的半导体存储装置具备：衬底；焊垫，设置在衬底的上方；多个第1导电体层，在衬底与焊垫之间沿着第1方向积层；第2导电体层，设置在多个第1导电体层的上方；第1半导体层，在多个第1导电体层内沿着第1方向延伸，且与第2导电体层相接；电荷蓄积层，设置在第1半导体层与多个第1导电体层之间；第1触点，在衬底与焊垫之间沿着第1方向延伸；以及第1配线层，包含与第2导电体层相接的第1部分、与第1触点相接的第2部分、及将第1部分及第2部分之间连接的第3部分。第1配线层的第1部分及第2部分沿着第1方向，位于第2导电体层与第1配线层的第3部分之间。层与第1配线层的第3部分之间。层与第1配线层的第3部分之间。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
157165号(申请日：2020年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为半导体存储装置已知有NAND(Not AND，与非)型闪速存储器。

技术实现思路

[0005]实施方式在抑制制造成本增加的同时提高了半导体存储装置的特性。
[0006]实施方式的半导体存储装置具备：衬底；焊垫，设置在所述衬底的上方；多个第1导电体层，在所述衬底与所述焊垫之间沿着第1方向积层；第2导电体层，设置在所述多个第1导电体层的上方；第1半导体层，在所述多个第1导电体层内沿着所述第1方向延伸，且与所述第2导电体层相接；电荷蓄积层，设置在所述第1半导体层与所述多个第1导电体层之间；第1触点，在所述衬底与所述焊垫之间沿着所述第1方向延伸；以及第1配线层，包含与所述第2导电体层相接的第1部分、与所述第1触点相接的第2部分、及将所述第1部分及所述第2部分之间连接的第3部分。所述第1配线层的第1部分及第2部分沿着所述第1方向，位于所述第2导电体层与所述第1配线层的第3部分之间。
附图说明
[0007]图1是表示包含实施方式的半导体存储装置的存储器系统的构成的一例的框图。
[0008]图2是表示实施方式的半导体存储装置的构成的一例的框图。
[0009]图3是用来说明实施方式的半导体存储装置的存储单元阵列的构成的电路图。
[0010]图4是实施方式的半导体存储装置的存储单元阵列的剖视图。
[0011]图5是表示实施方式的半导体存储装置的一例的平面布局。
[0012]图6是沿着图5的VI
‑
VI线的半导体存储装置的剖视图。
[0013]图7是与图6的VII区域对应的半导体存储装置的剖视图。
[0014]图8是沿着图7的VIII
‑
VIII线的半导体存储装置的剖视图。
[0015]图9～图16是用来说明实施方式的半导体存储装置的制造工序的剖视图。
[0016]图17是表示第1变化例的半导体存储装置的一例的剖视图。
[0017]图18是沿着图17的XVIII
‑
XVIII线的半导体存储装置的剖视图。
[0018]图19是表示第2变化例的半导体存储装置的一例的剖视图。
具体实施方式
[0019]以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。
[0020]1.实施方式
[0021]以下，对实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。
[0022]1.1构成
[0023]对实施方式的半导体存储装置的构成进行说明。
[0024]1.1.1存储器系统
[0025]首先，使用图1对存储器系统的构成例进行说明。图1是表示包含实施方式的半导体存储装置的存储器系统的构成的一例的框图。
[0026]存储器系统3例如与外部的主机设备4进行通信。存储器系统3存储来自主机设备4的数据，另外，将数据读出到主机设备4。存储器系统3例如为SSD(solid state drive，固态驱动器)或SD
TM
卡等。
[0027]存储器系统3具备半导体存储装置1及存储器控制器2。
[0028]半导体存储装置1具备多个存储单元晶体管，且非易失地存储数据。半导体存储装置1与存储器控制器2利用NAND总线来连接。
[0029]NAND总线对依据NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及IO＜7：0＞的各个信号，经由个别的信号线进行收发。信号/CE是用来使能半导体存储装置1的信号。信号CLE将在信号CLE为“H(高)”电平的期间在半导体存储装置1中流通的信号IO＜7：0＞为指令的情况通知给半导体存储装置1。信号ALE将在信号ALE为“H”电平的期间在半导体存储装置1中流通的信号IO＜7：0＞为地址的情况通知给半导体存储装置1。信号/WE指示在信号/WE为“L(低)”电平的期间将在半导体存储装置1中流通的信号IO＜7：0＞提取到半导体存储装置1。信号/RE指示对半导体存储装置1输出信号IO＜7：0＞。信号/WP指示半导体存储装置1禁止数据的写入及抹除。信号/RB表示半导体存储装置1为就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号IO＜7：0＞例如为8位的信号。
[0030]信号IO＜7：0＞在半导体存储装置1与存储器控制器2之间收发，且包含指令CMD、地址ADD、及数据DAT。数据DAT包含写入数据及读出数据。
[0031]存储器控制器2从主机设备4接收命令，基于已接收的命令对半导体存储装置1进行控制。具体来说，存储器控制器2将从主机设备4指示写入的数据写入到半导体存储装置1，并将从主机设备4指示读出的数据从半导体存储装置1读出后发送到主机设备4。
[0032]作为使用以上所说明的存储器系统3的主机设备4，例如可列举数字相机或个人计算机等。
[0033]1.1.2存储器控制器
[0034]如图1所示，存储器控制器2包含CPU(Central Processing Unit，中央处理器)20、内置存储器21、缓冲存储器22、NAND I/F(NAND接口电路)23、及主机I/F(主机接口电路)24。存储器控制器2例如构成为SoC(System
‑
on
‑
a
‑
chip，芯片上系统)。
[0035]CPU20对存储器控制器2整体的动作进行控制。CPU20例如响应从主机设备4接收的数据的读出命令，对半导体存储装置1发行基于NAND接口的读出指令。该动作在写入及抹除
的情况下也相同。
[0036]内置存储器21例如是DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作CPU20的作业区域。内置存储器21存储用来管理半导体存储装置1的固件、及各种管理表格等。
[0037]缓冲存储器22暂时地存储存储器控制器2从半导体存储装置1接收到的读出数据或从主机设备4接收到的写入数据等。
[0038]NAND接口电路23经由NAND总线而与半导体存储装置1连接，掌管与半导体存储装置1的通信。NAND接口电路23利用CPU20的指示，将指令CMD、地址ADD、及写入数据发送到半导体存储装置1。另外，NAND接口电路23从半导体存储装置1接收读出数据。
[0039]主机接口电路24经由主机总线而与主机设备4连接，掌管存储器控制器2与主机设备4之间的通信。主本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：衬底；多个第1导电体层，在所述衬底的上方沿着第1方向积层；第2导电体层，设置在所述多个第1导电体层的上方；第1半导体层，在所述多个第1导电体层内沿着所述第1方向延伸，且与所述第2导电体层相接；电荷蓄积层，设置在所述第1半导体层与所述多个第1导电体层之间；第1触点，在所述衬底的上方沿着所述第1方向延伸；以及第1配线层，包含与所述第2导电体层相接的第1部分、与所述第1触点相接的第2部分、及将所述第1部分及所述第2部分之间连接的第3部分；所述第1配线层的第1部分及第2部分沿着所述第1方向，位于所述第2导电体层与所述第1配线层的第3部分之间。2.根据权利要求1所述的半导体存储装置，其中所述第1触点的上表面沿着所述第1方向，位于所述第2导电体层的上表面与所述第1配线层的第3部分的下表面之间。3.根据权利要求1所述的半导体存储装置，其中所述第1配线层还具备与所述第2导电体层相接的第4部分。4.根据权利要求1所述的半导体存储装置，其中所述半导体存储装置还具备：第2触点，在所述衬底的上方沿着所述第1方向延伸；以及第2配线层，包含与所述第2触点相接的第1部分、及连接于所述第1部分的第2部分，且与所述第1配线层分离地设置；所述第2配线层的第2部分沿着所述第1方向，位于比所述第2配线层的第1部分靠上方处。5.根据权利要求4所述的半导体存储装置，其中所述第2配线层的第1部分沿着所述第1方向，位于比所述第2导电体层靠上方处。6.根据权利要求5所述的半导体存储装置，其中所述第2触点的上表面沿着所述第1方向，位于所述第2导电体层的上表面与所述第2配线层的第2部分的下表面之间。7.根据权...

【专利技术属性】
技术研发人员：坂口武史，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：