具有掩埋栅极的半导体器件制造技术

本发明专利技术提供一种半导体器件，该半导体器件包括：包括有源区的衬底、设置在衬底中的栅极沟槽中的栅极结构、设置在衬底上并在栅极结构的一侧电连接到有源区的位线以及设置在位线上并在栅极结构的另一侧电连接到有源区的电容器。栅极结构包括：设置在栅极沟槽的底表面和内侧表面上的栅极电介质层、在栅极沟槽的下部中设置在栅极电介质层上的导电层、在导电层的上表面上设置在栅极电介质层上的侧壁绝缘层、设置在导电层上的石墨烯层以及设置在石墨烯层上在侧壁绝缘层之间的掩埋绝缘层。烯层上在侧壁绝缘层之间的掩埋绝缘层。烯层上在侧壁绝缘层之间的掩埋绝缘层。

【技术实现步骤摘要】
具有掩埋栅极的半导体器件


[0001]本公开涉及半导体器件，更具体地，涉及具有掩埋栅极的半导体器件。

技术介绍

[0002]随着电子工业不断发展和用户需求增加，电子设备变得更加紧凑和更高性能。因此，在电子设备中使用的半导体器件被设计为具有高集成度和高性能。将栅电极埋在半导体衬底内是一种可以使半导体更高度集成的方法。

技术实现思路

[0003]一种半导体器件可以包括：包括有源区的衬底；栅极结构，在衬底中的栅极沟槽中沿第一方向延伸；位线，在衬底上沿与第一方向相交的第二方向延伸并且在栅极结构的一侧电连接到有源区；以及电容器，设置在位线上，并且在栅极结构的另一侧电连接到有源区。栅极结构可以包括：栅极电介质层，设置在栅极沟槽的底表面和内侧表面上；第一导电层，在栅极沟槽的下部中设置在栅极电介质层上；侧壁绝缘层，在第一导电层的上表面上设置在栅极电介质层上；第二导电层，设置在第一导电层上并且包括石墨烯；以及掩埋绝缘层，填充在第二导电层上在侧壁绝缘层之间的空间。
[0004]一种半导体器件可以包括包含有源区的衬底以及设置在衬底中的栅极沟槽中的栅极结构。栅极结构可以包括设置在栅极沟槽的底表面和内侧表面上的栅极电介质层。栅电极层在栅极沟槽的下部中设置在栅极电介质层上。栅电极层包括顺序堆叠的包含金属材料的第一金属层和第二金属层以及至少部分地围绕第一金属层和第二金属层中的至少一个的外侧表面和下表面且包含石墨烯的石墨烯层。掩埋绝缘层设置在栅电极层的上表面上。
[0005]一种半导体器件可以包括：包含具有源极/漏极区的有源区的衬底；栅电极层，被掩埋在衬底中，并且包括掩埋在衬底中且被设置为在垂直于衬底的上表面的方向上至少部分地重叠的多个金属层以及至少部分地覆盖所述多个金属层中的任一个的下表面的石墨烯层。栅极电介质层设置在有源区与栅电极层之间。
附图说明
[0006]对本公开及其许多附带方面的更完整的评价将被容易地获得，因为其将从结合附图进行的以下详细描述被更清楚地理解，附图中：
[0007]图1是示出根据本公开的示例实施方式的半导体器件的示意性布局图；
[0008]图2A和图2B是示出根据本公开的示例实施方式的半导体器件的示意性剖视图；
[0009]图3是示出根据本公开的示例实施方式的半导体器件的局部放大图；
[0010]图4A、图4B和图4C是示出根据示例实施方式的半导体器件的局部放大图；
[0011]图5A和图5B是示出根据示例实施方式的半导体器件的剖视图和局部放大图；
[0012]图6A至图6C是示出根据示例实施方式的半导体器件的局部放大图；以及
[0013]图7A至图7H是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图。
具体实施方式
[0014]在下文中，将参照附图描述本专利技术构思的实施方式。
[0015]图1是示出根据示例实施方式的半导体器件的示意性布局图。图2A和图2B是示出根据示例实施方式的半导体器件的示意性剖视图。图2A是沿图1的切割线I
‑
I'截取的剖视图，图2B是沿图1的切割线II
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II'截取的剖视图。图3是示出根据示例实施方式的半导体器件的局部放大图。图3是示出图2A的区域
‘
A
’
的放大图。为了图示简洁，在图3中省略了在栅极结构上方的元件。
[0016]参照图1至图3，半导体器件100可以包括衬底101，其包括有源区ACT、掩埋在衬底101中并在衬底101中延伸的栅极结构GS。半导体器件100可以进一步包括字线WL、与字线WL相交的位线BL、将位线BL和有源区ACT彼此电连接的直接接触DC、设置在位线BL的上部上的电容器CAP以及将电容器CAP和有源区ACT彼此电连接的存储节点接触BC。半导体器件100可以进一步包括限定有源区ACT的器件隔离层110、设置在衬底101上的下绝缘层115和层间绝缘层170、以及在位线BL的侧壁上的位线间隔物140。半导体器件100可以应用于例如动态随机存取存储器(DRAM)的单元阵列区，但本专利技术不必限于此。
[0017]衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体、III
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V族化合物半导体和/或II
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VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以掺有杂质或离子注入有杂质。衬底101可以是绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、硅锗衬底、或包括外延层的衬底。
[0018]有源区ACT可以由器件隔离层110限定在衬底101中。有源区ACT可以具有条形并且可以以在一个方向上(例如，在W方向上)延伸的岛形设置在衬底101中。W方向可以是相对于字线WL和位线BL的延伸方向倾斜的方向。
[0019]有源区ACT可以具有距衬底101的上表面有预定深度的杂质区105。杂质区105可以被提供为由栅极结构GS构成的晶体管的源极/漏极区。例如，漏极区可以形成在与一个有源区ACT相交的两个栅极结构GS之间，源极区可以分别形成在所述两个栅极结构GS的外侧。源极区和漏极区由通过掺杂或离子注入基本相同的杂质而形成的杂质区105形成，并且可以根据最终要形成的晶体管的电路构造被可互换地称呼。杂质区105可以被形成至低于栅电极层GE的上表面的深度，但本专利技术不必限于此。在示例实施方式中，源极区和漏极区中的杂质区105的深度可以彼此不同。
[0020]器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110可以至少部分地围绕有源区ACT并且将有源区ACT彼此电隔离。器件隔离层110可以由绝缘材料(例如氧化物、氮化物或其组合)制成。
[0021]栅极结构GS可以包括字线WL，并且可以设置在从衬底101的上表面延伸的栅极沟槽GT中。栅极结构GS可以在衬底101中跨越有源区ACT沿一个方向(例如沿X方向)延伸。例如，一对栅极结构GS可以与一个有源区ACT相交。栅极结构GS可以分别包括构成掩埋沟道阵列晶体管(BCAT)的掩埋字线WL。每个栅极结构GS可以包括栅极电介质层120、侧壁绝缘层125、栅电极层GE和掩埋绝缘层128。
[0022]栅极沟槽GT在器件隔离层110中可以具有比在有源区ACT中大的深度。因此，如图
2B所示，栅电极层GE可以在有源区ACT的上部上延伸同时部分地围绕有源区ACT的侧表面。
[0023]栅极电介质层120可以设置在栅极沟槽GT的底表面和内侧表面上。栅极电介质层120可以包括氧化物、氮化物和氮氧化物中的至少一种。栅极电介质层120可以是例如硅氧化物膜或具有高介电常数(例如，比硅氧化物的介电常数大的介电常数)的绝缘膜(这里可以被称为“高k”材料)。在示例实施方式中，栅极电介质层120可以是通过有源区ACT的氧化形成的层或通过沉积形成的层。
[0024]侧壁绝缘层125可以设置在距栅极沟槽GT的上部的预定深度处。在栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：包括有源区的衬底；栅极结构，在所述衬底中的栅极沟槽中沿第一方向延伸；位线，在所述衬底上沿与所述第一方向相交的第二方向延伸，所述位线在所述栅极结构的第一侧电连接到所述有源区；以及电容器，设置在所述位线上，并且在所述栅极结构的第二侧电连接到所述有源区，其中所述栅极结构包括：栅极电介质层，设置在所述栅极沟槽的底表面和内侧表面上；第一导电层，在所述栅极沟槽的下部中设置在所述栅极电介质层上；侧壁绝缘层，在所述第一导电层的上表面上设置在所述栅极电介质层上；第二导电层，设置在所述第一导电层上并且包括石墨烯；以及掩埋绝缘层，在所述第二导电层上至少部分地填充在所述侧壁绝缘层之间的空间。2.如权利要求1所述的半导体器件，其中在垂直于所述衬底的上表面的方向上，所述第一导电层具有第一长度，所述第二导电层具有比所述第一长度长的第二长度。3.如权利要求1所述的半导体器件，其中所述栅极电介质层具有第一厚度，并且所述侧壁绝缘层的每个具有小于所述第一厚度的第二厚度。4.如权利要求1所述的半导体器件，其中所述第二导电层具有在至的范围内的厚度。5.如权利要求1所述的半导体器件，其中所述第二导电层被所述第一导电层、所述侧壁绝缘层和所述掩埋绝缘层至少部分地围绕。6.如权利要求1所述的半导体器件，其中所述第二导电层设置在所述第一导电层上在所述侧壁绝缘层上，以及其中所述栅极结构进一步包括至少部分地填充在所述第一导电层上的所述第二导电层内的空间的第三导电层。7.如权利要求6所述的半导体器件，其中所述第二导电层被所述第一导电层、所述侧壁绝缘层、所述第三导电层和所述掩埋绝缘层至少部分地围绕。8.如权利要求1所述的半导体器件，其中所述栅极结构进一步包括设置在所述第一导电层上在所述侧壁绝缘层上的第三导电层，以及其中所述第二导电层至少部分地填充在所述第一导电层上的所述第三导电层内的空间。9.如权利要求8所述的半导体器件，其中所述第二导电层被所述第三导电层和所述掩埋绝缘层至少部分地围绕。10.如权利要求1所述的半...

【专利技术属性】
技术研发人员：金熙中，权玟禹，韩相然，金尚元，金俊秀，申铉振，李殷奎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：