半导体存储装置制造方法及图纸

技术编号:32539032 阅读:20 留言:0更新日期:2022-03-05 11:35
本实用新型专利技术公开了一种半导体存储装置,半导体存储装置包含衬底以及第一图案。第一图案设置在衬底之上且沿着第一方向延伸,第一图案包含延伸部和两端点,两端点分别包含第一末端图形和第二末端图形,其中延伸部具有第一宽度,第一末端图形包含外侧加宽部和内侧加宽部,外侧加宽部的最大宽度与内侧加宽部的最大宽度彼此不同,且均大于第一图案的延伸部的所述第一宽度。述第一宽度。述第一宽度。

【技术实现步骤摘要】
半导体存储装置


[0001]本技术涉及一种半导体制作
,尤其是涉及多重图案化(multiple patterning)工艺所形成的一种半导体存储装置。

技术介绍

[0002]在半导体制作工艺中,需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中,利用光刻及蚀刻等制作工艺,形成具有精确尺寸的微小图案。为达到此目的,在现有的半导体技术中,在目标材料层之上形成掩膜层(mask layer),以便先在掩膜层中形成图案来定义这些微小图案,随后将掩膜层的图案转移至目标材料层。一般而言,掩膜层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层,和/或利用该图案化光致抗蚀剂层形成的图案化掩膜层。
[0003]随着集成电路的复杂化,这些微小图案的尺寸不断地减小,用来产生微小特征图案的设备和图案化方法就必须满足制作工艺分辨率及重叠精准度(overlay accuracy)的严格要求,而单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。因此,如何改良这些微小图案的现有制作工艺即为本领域现今的重要课题之一。

技术实现思路

[0004]本技术提供一种半导体存储装置,藉由自对准多重图案化(self

aligned multiple patterning,SAMP)工艺与不同的掩膜图案进行材料层的图案化制作工艺,形成相互平行且交替排列的材料图案,各材料图案的两端点包含不对称的末端图形,且各材料图案的一末端图形包含至少两个加宽部,利用至少两个加宽部与材料图案的延伸部连接,可以提高材料图案的末端图形与延伸部之间相互连接的可靠度。
[0005]根据本技术的一实施例,提供一种半导体存储装置,包含衬底以及第一图案。所述第一图案设置在衬底之上且沿着第一方向延伸,第一图案包含延伸部和两端点,所述两端点分别包含第一末端图形和第二末端图形,其中所述延伸部具有第一宽度,所述第一末端图形包含外侧加宽部和内侧加宽部,所述外侧加宽部的最大宽度与所述内侧加宽部的最大宽度彼此不同且均大于所述第一图案的延伸部的第一宽度。
[0006]根据本技术的一实施例,提供一种半导体装置的形成方法,包含提供一衬底;形成一材料层于所述衬底上,所述材料层包含相对的第一侧和第二侧,其中材料层包含位于第一侧的多个突出部;形成多个条状掩膜于所述材料层上,其中所述多个条状掩膜的其中一个的部份区域会覆盖所述多个突出部的其中一个的部份区域;形成掩膜层于所述多个条状掩膜上,且所述掩模层包含开口,所述开口位于所述第一侧的边缘包含多个掩模突出部,各所述掩模突出部会覆盖所述条状掩膜的所述部份区域和所述突出部的所述部份区域;以及以所述多个条状掩膜和所述掩膜层作为蚀刻掩模,蚀刻所述材料层。
[0007]本技术所提供的实施例可以在简化工艺的前提下,形成布局相对密集且尺寸
相对微小的特征图案,并且还可进一步提升所形成的特征图案,例如导线与接触垫图案之间电性连接的可靠度。
附图说明
[0008]图1至图6为本技术一实施例提供的半导体装置的形成方法的各阶段的平面示意图。
[0009]图7为本技术一实施例提供的半导体存储装置的第一图案和第二图案的平面示意图。
[0010]图8为本技术另一实施例提供的第一图案的局部放大平面示意图。
[0011]图9为本技术又一实施例提供的第一图案的局部放大平面示意图。
[0012]其中,附图标记说明如下:
[0013]100
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体装置
[0014]100A
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一区
[0015]100B
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二区
[0016]101
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0017]103
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
材料层
[0018]103
‑1ꢀꢀꢀꢀꢀꢀꢀꢀ
主要部
[0019]103
‑2ꢀꢀꢀꢀꢀꢀꢀꢀ
突出部
[0020]103A
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一侧
[0021]103B
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二侧
[0022]105
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一区块图案
[0023]107
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二区块图案
[0024]111
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
条状心轴
[0025]113
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
条状掩膜
[0026]114
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
环状掩膜
[0027]115
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
掩膜层
[0028]115P
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
掩膜突出部
[0029]116
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
开口
[0030]116E
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
边缘
[0031]120
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
图案
[0032]120A
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一侧
[0033]120B
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二侧
[0034]121
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一图案
[0035]121A
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
延伸部
[0036]121B
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
外侧加宽部
[0037]121C
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
内侧加宽部
[0038]121C
‑1ꢀꢀꢀꢀꢀꢀꢀ
部份区域
[0039]121C
‑2ꢀꢀꢀꢀꢀꢀꢀ
部份区域
[0040]121D
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
连接部
[0041]121V
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
端面
[0042]121P
‑1ꢀꢀꢀꢀꢀꢀꢀ
第一末端图形
[0043]121P
‑2ꢀꢀꢀꢀꢀꢀꢀ
第二末端图形
[0044]122
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二图案
[0045]122A
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
延伸部
[0046]122B
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
外侧加宽部
[0047]122C
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
内侧加宽部
[0048]122P
‑1ꢀꢀꢀꢀꢀꢀꢀ
第三末端图形
[0049]122P
‑2ꢀꢀꢀꢀꢀꢀꢀ
第四末端图形
[0050]130
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
导电插塞
[0051]W1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
本文档来自技高网
...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置,其特征在于包含:一衬底;以及一第一图案,设置在衬底之上且沿着第一方向延伸,所述第一图案包含延伸部和两端点,所述两端点分别包含第一末端图形和第二末端图形,其中所述延伸部具有第一宽度,所述第一末端图形包含外侧加宽部和内侧加宽部,所述外侧加宽部的最大宽度与所述内侧加宽部的最大宽度彼此不同且均大于所述第一图案的延伸部的所述第一宽度。2.依据权利要求第1项所述之半导体存储装置,其特征在于,所述第一末端图形包含与第一方向垂直的端面。3.依据权利要求第1项所述之半导体存储装置,其特征在于,所述外侧加宽部的最大宽度大于所述内侧加宽部的最大宽度。4.依据权利要求第1项所述之半导体存储装置,其特征在于,还包含多个第二图案,各自沿着所述第一方向延伸,其中所述多个第二图案和所述多个第一图案沿着第二方向交替排列,各所述第二图案包含位于第一侧的末端,各所述第二图案的所述末端在所述第二方向上重叠于所述内侧加宽部的部分区域,且所述第二方向非平行所述第一方向。5.依据权利要求第4项所述之半导体存储装置,其特征在于...

【专利技术属性】
技术研发人员:冯立伟
申请(专利权)人:福建省晋华集成电路有限公司
类型:新型
国别省市:

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1