应用栅极介电层的晶体管制造技术

本发明专利技术提供一种栅极介电层以及应用该栅极介电层的晶体管与半导体装置，以及具有一氮化的栅极介电层的ＭＯＳＦＥＴ与其制造方法。该制造方法包括提供一基板，并沉积一具有非高介电常数的介电材料于该基板上。该具有非高介电常数的介电材料包括两层。该介电材料的第一层邻近该基板，主要为不含氮的。该介电材料的第二层约含有１０↑［１５］ａｔｏｍｓ／ｃｍ↑［３］到１０↑［２２］ａｔｏｍｓ／ｃｍ↑［３］的氮。该ＭＯＳＦＥＴ更包括一具有高介电常数的介电材料，形成于该具有非高介电常数的介电材料之上。该具有高介电常数的介电材料包括ＨｆＳｉＯＮ、ＺｒＳｉＯＮ或氮化的Ａｌ↓［２］Ｏ↓［３］。在本发明专利技术的实施例中更揭露了核心区与周边区的不对称制造技术。

【技术实现步骤摘要】

本专利技术为半导体装置与其制造方法，特别是一种具有改良的输入/输出的晶体管装置与其制造方法。其中该晶体管装置具有一复合式栅极介电质，包括一含氮且具有高介电常数的介电质，以及一下方介电层，具有一含氮区用以接触该具有高介电常数的介电层，以及一不含氮区用以接触该基板。
技术介绍
栅极介电质的效能和稳定度一直都是已知CMOS制程所关心的部分，尤其是在次微米制程(如90nm、65nm或更低的制程)中半导体装置的几何收缩情形，以及半导体装置可靠度标准上的加强。已知有两种方法用以增加在小几何尺寸时半导体装置的效能。其中一种方法是用以减少二氧化硅栅极介电质的厚度，而这会导致较高的栅极漏电流。另一种方法是利用所谓的高介电常数介电质(介电质具有大于3.9的介电常数即是，3.9为氧化硅的介电常数)，可得到比已知的氧化硅层较薄的等效氧化物厚度(equivalent oxide thickness，EOT)。因为在高介电常数介电质与下层半导体材料(通常为硅、锗、硅锗化合物或其他类似材料)之间不希望的反应影响载子的漂移率，因此尽管已经利用一高介电常数介电质，但仍会再利用一薄的硅氧化物层作为栅极介电层的一部分。硅氧化物的栅极介电质的常见的几个影响装置效能的现象包括电荷陷(charge traps)，如氧化层内部或外部的缺陷，以及导因于硅氧介面的硅悬空键(dangling bonds)的干扰现象。此外，电荷陷的位置也常形成在一含氮的介电质与一不含氮的介电质之间，如一硅氧化物与一具有高介电常数的复合栅极介电质。以目前来说，利用氮化处理(以热处理或等离子处理方式实现)在硅氧化物栅极介电质掺入氮，用以消除电荷陷可能产生的位置。一个氮化的氧化层(或是任何含氮的介电层)可能在下层基板有其他的不良影响，例如基板内的氮扩散，以及在一源/漏极或其延伸部内氮结合掺杂物扩散或掺杂物不活化的情形。特别地，负偏置温度不稳定性(negative bias temperatureinstability，NBTI)可能会因为相对于基板(特别是相对于通道区)的含氮材料的存在而有不利的影响。当一氮化的栅极电极的有益的影响(如减少电荷陷)可能比一些晶体管应用上不利的结果更为重要，这些不利的影响在其他应用上，如输入/输出装置上更为明显。这是因为输入/输出晶体管通常在较高的电压运作，如5V、3.3V、2.5V、1.8V或其他相对的较高电压，而核心逻辑以及存储器装置则是以较低的相对电压运作，如1.5V、1.2V或是1V。因此，如何提供一个装置以及其制造方法，用以提供一氮化的介电层以及一高介电常数介电层的优点是必要的，而这也可以同时增加装置与电路中周边(输入/输出)以及核心装置的效能，而不是去降低或消极的影响可靠度。
技术实现思路
本专利技术用以提供一种使用高介电常数的栅极介电层材料的半导体装置的制造方法与结构，用以解决或克服已知的问题以及达到较佳的效能。本专利技术还提供数个较佳实施例，提供一多层的介电层堆迭结构与方法，其中在栅极介电层内的氮分布区域克服了制造与可靠度的问题。本专利技术提供一较佳实施例，包括适用于一晶体管的栅极介电层与其制造方法。该介电层包括一含氮的且具高介电常数的介电层以及一位于下方的不具高介电常数的介电层。该下方的介电层包括一含氮的第一区，用以接触具有高介电常数的介电层以及一大体上不含氮的第二区，用以接触一下方的基板。在一较佳实施例中，具有高介电常数的介电层包括氮化的铪基(Hf-based)高介电材料，如HfO2、HfSiO、HfON或是HfSiON，氮化的锆基(Zr-based)高介电材料，如ZrO2、ZrSiO、ZrON或是ZrSiON，氮化的铝基(Al-based)高介电材料，如Al2O3、AlSiO、AlON或是AlSiON以及其他介电常数大于8的介电材料。非高介电常数的介电层包括了氧和氮氧化物。本专利技术提供一种栅极介电层，适用于一晶体管，该栅极介电层包括一含氮且具有高介电常数的第一介电层；以及一第二介电层，位于该第一介电层的下方，该第二介电层具有用以连接该第一介电层的含氮的一第一区，以及用以连接一基板的一第二区，其中该第二区大体上是不含氮。本专利技术所述的栅极介电层，该第一介电层具有一大于8的介电常数。本专利技术所述的栅极介电层，该第一介电层的厚度约在5埃到50埃之间，该第二介电层的厚度约在15埃到80埃之间。本专利技术所述的栅极介电层，该第二介电层具有一小于8的介电常数。本专利技术所述的栅极介电层，该第二介电层中的该第一区的厚度大于1nm且该第二区的厚度大于0.5nm。本专利技术所述的栅极介电层，该第一介电层包含下列材料中的一个硅(Si)、氧(O)、氮(N)、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅(amorphous)HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、铝酸盐、硅酸盐、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。本专利技术所述的栅极介电层，该第二介电层包括下料材料中的一个硅(Si)、应变硅(strained Si)、Ge、SiC、SiGe、SiGeC、应变硅化锗(strained SiGe)、SOI、SiGeOI、GeOI、GaAs、数个堆迭的层以及上述材料的化合物。在另一较佳实施例中，提供一半导体装置，如一集成电路，具有核心与周边区域形成于一基板上。在核心与周边区域的制程步骤上是不对称的。数个制造结构与方法应用在一区域，但在其他区域便不适用，反之亦然。利用这样的不对称的方法应用在装置的制程上，在本专利技术中说明的实施例皆是针对核心区域与周边区域订做的制程。在一包括非对称制程的一实施例中，在周边区的通道区的氮含量低于在核心区的通道区。在另一实施例中，在周边区域的非高介电常数介电层的厚度大于在核心区域的非高介电常数介电层的厚度。本专利技术提供一种半导体装置，具有一核心区以及一输入输出区形成于一基板上，该半导体装置包括一第一介电层形成于该基板之上，该第一介电层在该输入输出区上具有一第一厚度，在该核心区上具有一第二厚度，其中该第一厚度大于该第二厚度；以及一第二介电层，形成于该第一介电层之上，且覆盖该核心区与该输入输出区，其中该第一介电层覆盖在该输入输出区的区域被部分氮化，且该第一介电层中覆盖在该核心区的区域被完全氮化。本专利技术所述的半导体装置，该第一介电层具有一小于8的介电常数且该第二介电层具有一大于8的介电常数。本专利技术所述的半导体装置，该第一厚度至少大于该第二厚度约0.1nm。本专利技术所述的半导体装置，该第一介电层中覆盖在该核心区的区域的厚度小于1.5nm。本专利技术所述的半导体装置，具有高介电常数的该第二介电层包含下列材料中的一个硅(Si)、氧(O)、氮(N)、Hf、Ta、Al、La、Ge、Ti、Co、HfSiON、非晶硅HfSiON、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、铝酸盐、硅酸盐、HfAlOx、TiO2、PbTiO3、BaTiO3、SrTiO3、PbZrO3以及上述材料的化合物。在另一实施例中，该半导体装置为一晶体管。晶体管包括一基板以及一栅极结构形成于该基板上。在其他类似相关的实施例中，该栅极结构包括一第一介电本文档来自技高网...

【技术保护点】
一种栅极介电层，适用于一晶体管，其特征在于，该栅极介电层包括：一含氮且具有高介电常数的第一介电层；以及一第二介电层，位于该第一介电层的下方，该第二介电层具有用以连接该第一介电层的含氮的一第一区，以及用以连接一基板的一第二区， 其中该第二区大体上是不含氮。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王志豪，王大维，陈尚志，蔡庆威，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]