半导体存储器件及其制造方法技术

半导体存储器件包括半导体衬底。在半导体衬底上设置层间介质。在层间介质上设置位线。位线隔片由包含硼和／或碳的氮化物层所制成，并覆盖位线的侧壁。还提供了制造半导体存储器件的方法。

【技术实现步骤摘要】

本专利技术涉及，更具体，涉及。
技术介绍
广泛使用氮化硅层(SINX)，例如在半导体制造工序期间的绝缘材料中的通过低压化学汽相淀积(LPCVD)方法所淀积的那些，由于它们优异的反应物离子蚀刻(RIE)和相对于氧化硅层的湿法蚀刻选择性、它们的磨损阻抗、它们的氧化阻抗以及它们作为扩散阻挡的特性。然而，SINX层具有大约7的相对高的介电常数，因而当器件尺寸减小时，寄生电容可增大，这可导致传输延迟。近年来，氮化硼(BN)层用作半导体器件的绝缘层。BN层具有通常小于LPCVD SINX层的介电常数。典型地，通过原子层淀积(ALD)方法，在大约200℃至550℃的低温下淀积BN层，使得可以形成共形的化学计量氮化硼层。根据淀积条件，通过ALD方法淀积的BN层典型地具有大约2.2至大约5的低介电常数。因此，相比于具有7的介电常数的SINX层，BN层的寄生电容可减小，由此减小传输延迟。然而，通过ALD方法淀积的BN层可被空气中的湿气所水解，容易地被基于H2SO4的高温湿法化学蚀刻所蚀刻，并可具有差的氧化阻抗。
技术实现思路
根据本专利技术的实施例，提供了适于抑制寄生电容的半导体存储器件。该半导体存储器件包括半导体衬底。在半导体衬底上设置层间介质。在层间介质上设置位线。位线隔片在位线的侧壁上，并在某些实施例中，覆盖位线的侧壁。在某些实施例中，位线隔片是包含硼和/或碳的氮化物层，并覆盖位线的侧壁。在本专利技术的某些实施例中，氮化物层可包括SiBN层、SiBCN层、SiCN层和BCN层的至少一个。在其他实施例中，半导体存储器件可进一步包括在层间介质中设置的导电图形，并且接触隔片在导电图形的侧壁上，并且在某些实施例中，覆盖导电图形的侧壁。在该实施例中，层间介质具有上和下层间介质，导电图形穿透上层间介质，以及接触隔片是包含硼和/或碳的氮化物层。在另外其他实施例中，氮化物层包括SiBN层、SiBCN层、SiCN层和/或BCN层。根据本专利技术的实施例，提供了适宜抑制寄生电容的半导体存储器件。半导体存储器件包括半导体衬底。在半导体衬底上设置层间介质。位线图形设置在层间介质上并具有顺序层叠的位线导电层图形和位线帽盖层图形。位线隔片覆盖位线图形的侧壁，并且是包含硼和/或碳的氮化物层。在本专利技术的某些实施例中，位线帽盖层图形和位线隔片的至少一个可以是SiBN层、SiBCN层、SiCN层和/或BCN层。在其他实施例中，半导体存储器件可进一步包括在层间介质中设置的栅图形，并可具有顺序层叠的栅导电层图形和栅帽盖层图形。栅隔片可覆盖栅图形的侧壁。在这种情况下，栅帽盖层图形和栅隔片的至少一个可以是SiBN层、SiBCN层、SiCN层和/或BCN层。在另外其他实施例中，半导体存储器件可进一步包括设置在层间介质中的第一导电图形，以及覆盖第一导电图形的侧壁的接触隔片。在该实施例中，层间介质具有上和下层间介质，第一导电图形穿透上层间介质，以及接触隔片是包含硼和/或碳的氮化物层。在另外其他实施例中，氮化物层可包括SiBN层、SiBCN层、SiCN层和/或BCN层。在另外其他实施例中，半导体存储器件可进一步包括设置在层间介质上的存储节点。第二导电图形可穿透层间介质。在这种情况下，存储节点可电连接到第二导电图形。根据本专利技术的另外实施例，提供了适于抑制寄生电容的半导体存储器件的制造方法。该方法包括在半导体衬底上形成层间介质。在层间介质上顺序淀积位线导电层图形和位线帽盖层图形，以形成位线图形。包括含有硼和/或碳的氮化物层的位线隔片覆盖位线图形的侧壁。在本专利技术的某些实施例中，位线帽盖层图形和/或位线隔片可包括SiBN层、SiBCN层、SiCN层和/或BCN层。在其他实施例中，可通过ALD方法执行形成位线帽盖层图形和位线隔片。在另外其他实施例中，可以在大约0.1torr至大约3torr的压力和大约400℃至800℃的衬底温度下执行ALD工序。在另外其他实施例中，可以在层间介质中顺序地层叠栅导电层图形和栅帽盖层图形，以形成栅图形。可以形成栅隔片以覆盖栅图形的侧壁。在该实施例中，栅帽盖层图形和栅隔片的至少一个可包括SiBN层、SiBCN层、SiCN层和/或BCN层。在另外其他实施例中，该方法可进一步包括在层间介质中形成第一导电图形。形成接触隔片以覆盖第一导电图形的侧壁。在该实施例中，层间介质包括下和上层间介质，形成第一导电图形以穿透上层间介质，以及接触隔片包括包含有硼和/或碳的氮化物层。在另外其他实施例中，氮化物层可包括SiBN层、SiBCN层、SiCN层和/或BCN层。在另外其他实施例中，可通过ALD方法执行形成接触隔片。在另外其他实施例中，该方法可包括在层间介质上形成存储节点。可形成第二导电图形以穿透层间介质。在该实施例中，存储节点可电连接到第二导电图形。附图说明可以从在附图中所说明的本专利技术的实施例的具体说明中，更加清楚本专利技术的上述和其他目标、特性和优势。附图不一定是按比例的，而是将重点放在说明本专利技术的原理上。图1是根据本专利技术的实施例的半导体存储器件的布局图。图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A以及15A是沿图1的线I-I’所取的截面图，说明根据本专利技术的实施例的制造半导体存储器件的方法。图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B以及15B是沿图1的线II-II’所取的截面图，说明根据本专利技术的实施例的制造半导体存储器件的方法。具体实施例方式参考附图更全面地说明本专利技术，其中说明了本专利技术的实施例。然而，可以以许多不同形式实施本专利技术，而不应被构建为限制于在此阐述的示例性实施例。而是，提供这些实施例使得本公开是全面和完整的，并能将本专利技术的范围完全传递给本领域技术人员。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。应理解，当元件或层被称为在其他元件或层“之上”、“连接到”或“耦接到”时，它可以直接在其上、连接到或耦接到其他元件或层，或可以存在中间元件或层。相反，当元件被称为“直接在其上”、“直接连接到”或“直接耦接到”其他元件或层时，不存在中间元件或层。通篇相似数字指示相似元件。如在此使用，术语“和/或”包括一个或多个相关列项的任何和所有组合，并可以简化为“/”。应理解，尽管在此使用术语第一、第二、第三等来描述不同元件、组件、区域、层和/或部分，不应由这些术语来限制这些元件、组件、区域、层和/或部分。这些术语仅用于将一个元件、组件、区域、层或部分从另一区域、层或部分区分开。因此，下面描述的第一元件、组件、区域、层或部分也可以称为第二元件、组件、区域、层或部分，而不背离本专利技术的教导。为了描述的方便，在此使用空间相对术语，例如“底下”、“下”、“之上”、“上”等，来描述一个元件或特性与其他元件或特性的关系，如图所示。应理解，空间相对术语旨在包括除图中所描述的指向之外使用或操作的设备的不同指向。例如，如果将在图中的器件翻转，描述为在其他元件或特性“之下”或“底下”的元件将被指向为在其他元件或特性“之上”。因此，示例性术语“之下”包括上和下的两个取向。可以相反地指向结构和/或设备(旋转90度或以其他指向)并且相应地解释在此使用的空间相对描述符。在此使用的术语仅仅是为了说明特定实施例的目本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：半导体衬底；在半导体衬底上设置的层间介质；在层间介质上设置的位线；以及位线的侧壁上的位线隔片，并且其中位线隔片包括包含硼和／或碳的氮化物层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金振均，金起善，安宰永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]