半导体存储器件的制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，在反应室进行定期维护之后，所述方法包括：用试片对反应室进行适应性调整；在反应室内利用测试晶片单独运行刻蚀工艺；检测刻蚀速率；根据所述刻蚀速率调整正式生产晶片的刻蚀工艺时间。本发明专利技术的方法能够将侧壁间隔层控制在所需的宽度，其误差被控制在±１＊的范围内，且缩短了由于反应室的定期维护后所必须的所适应性调整时间，提高了生产效率和良品率，降低了生产成本。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种在SONOS(silicon-oxide-nitirde-oxide-silicon硅-氧化物-氮化物-氧化物-硅)存储器件中具有隔离作用的间隔层(offset spacer)的制造方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展。在例如DRAM的半导体存储器件中，SONOS(silicon-oxide-nitirde-oxide-silicon硅-氧化物-氮化物-氧化物-硅)存储器件作为新一代低电压高密度非挥发性半导体闪存器件，以其优良的按比例缩小特性被广泛应用。SONOS器件中核心结构是在多晶硅栅极和硅衬底表面之间形成的氧化层-氮化层-氧化层(oxide-nitirde-oxide ONO)叠层介电层结构，ONO的各层厚度只有10nm左右，且长度变得较以往更短，载流子被储存在氮化层中。采用厚度较薄的ONO层，可以增强栅电极与沟道载流子的耦合，使器件的运算速度更快。申请号为01123714.7的中国专利申请介绍了一种利用CMOS工艺制造SONOS存储器件栅极结构中ONO介电层的方法。图1为SONOS存储器件ONO介电层结构剖面图。在这里，为了便于说明，以NMOS类型的存储单元为例，对于PMOS，从原理上形成过程是类似的。如图1所示，首先利用光刻和刻蚀工艺在衬底表面定义出有源区域，再利用离子注入法在有源区内，将n型杂质注入到p型衬底10中形成源区12和漏区10。在源区12和漏区14之间限定沟道区16。随后，在衬底10的沟道区16上依次淀积隧道氧化层18a和氮化硅层(Si3N4)18b，在氮化硅层18b上再淀积一层阻挡氧化层18c，从而形成由氧化硅-氮化硅-氧化硅(oxide-nitirde-oxide)组成的ONO介质叠层结构18。隧道氧化层18a与源区12和漏区14接触。氮化硅层18b为具有预定密度的陷阱位。接着，沉积多晶硅(Polysilicon)层116覆盖阻挡氧化层18c，再沉积硅化金属(Silicide)层118覆盖多晶硅层116，同样利用光刻及蚀刻工艺定义多晶硅层116与硅化金属层118，而形成栅极120，且暴露出ONO结构的隧道氧化层18a。随后，在栅极120两侧侧壁生长一层厚度约25的氧化层，例如二氧化硅(SiO2)121。然后利用如以化学气相淀积的方法(Chemical Vapor Deposition；CVD)淀积一层材料层覆盖ONO结构18、氧化层121以及栅极120，此材料层可为四氧乙基硅酸盐(Tetra-Ethyl-Ortho-Silicate；TEOS)或氮化硅(Si3N4)等，然后去掉栅极120表面的材料层并回刻氧化层121表面的材料层从而形成侧壁间隙层(offset spacer)122。然后，以间隙层122与栅极120所组成的结构为掩膜，进行离子注入，例如，以磷(P)或是对硅(Si)的固溶度较高的砷(As)为离子源(Ion Source)，对衬底10的源区12和漏区16进行高浓度且深度较深的重掺杂(Heavy Doping)，对区域13和15进行低浓度且深度较浅的低掺杂(LowDoping)，以形成防止短沟道效应的LDD(低掺杂漏区)。然后进行退火以激活注入的杂质离子形成源极和漏极。侧壁间隔层122已在90nm以下工艺节点被广泛采用以提高运算速度。其宽度影响LDD(低掺杂漏区)的大小，而LDD又影响短沟效应和饱和漏电流(Idsat)。因此侧壁间隔层宽度的变化和漂移将导致PMOS和NMOS器件饱和漏电流的变化，从而影响器件的性能。在90nm工艺节点被控制在低于90，且在65nm及以下的工艺节点将变得更加薄。现有技术中这种超薄宽度的侧壁间隔层的刻蚀是比较难以控制的，反应室的稳定性、刻蚀时间等因素都不同程度地影响侧壁间隔的宽度。因此，将侧壁间隔层的宽度严格控制在确定的范围是亟待解决的问题。
技术实现思路
因此，本专利技术的目的在于提供一种，该方法在形成侧壁间隔层时，通过对反应室进行适应性调整(season)和严格控制刻蚀时间来控制侧壁间隔层的宽度，以解决现有技术中存在的侧壁间隔层宽度难以控制的问题。为达到上述目的，本专利技术提供的一种半导体器件的制造方法，在反应室进行定期维护之后，所述方法包括a利用试片对反应室进行适应性调整；b在反应室内利用具有栅极结构的测试晶片单独运行刻蚀侧壁间隔层的工艺步骤；c确定侧壁间隔层的刻蚀速率；d根据所述刻蚀速率调整正式生产晶片时侧壁间隔层的刻蚀时间。若检测到刻蚀速率增加，则在刻蚀正式晶片的侧壁间隔层时缩短刻蚀时间。若检测到刻蚀速率减少，则在正式晶片的刻蚀时延长刻蚀时间。所述步骤a的试片数量为5-10片。所述步骤b的测试晶片数量为1-2片。所述适应性调整包括与正式晶片生产时相同的工艺步骤。所述刻蚀工艺为反应离子刻蚀工艺。与本专利技术的前述方法具有相同或相应技术特征的另一种半导体器件的制造方法，在反应室进行定期维护之后，所述方法包括a利用试片对反应室进行适应性调整；b在反应室内利用测试晶片单独运行刻蚀工艺；c检测刻蚀速率；d根据所述刻蚀速率调整正式生产晶片的刻蚀时间。若检测到刻蚀速率增加，则在正式晶片的刻蚀时缩短刻蚀时间。若检测到刻蚀速率减少，则在正式晶片的刻蚀时延长刻蚀时间。所述步骤a的试片数量为5-10片。所述步骤b的测试晶片数量为1-2片。所述适应性调整包括与正式晶片生产时相同的工艺步骤。与现有技术相比，本专利技术具有以下优点侧壁间隔层的宽度在很大程度上影响NMOS和PMOS器件有源区中轻掺杂区(LDD)的特性，而LDD可以抑制短沟效应从而控制场效应晶体管的饱和漏电流，因此在制造场效应晶体管的过程中控制侧壁间隔层的宽度是非常重要的。本专利技术的的目的主要是控制侧壁间隔层的宽度，使其保持在特定的范围内。在反应室进行定期维护后，本专利技术的方法通过合理投放试片即控档片，也就是裸露晶片(BareSilicon Wafer)的数量对反应室进行适应性调整的试片运行，以消除反应室的不稳定因素，一方面通过测定测试晶片侧壁间隔层的刻蚀时间和宽度的关系，来调整正式晶片侧壁间隔层的刻蚀时间，这是标准的高等模型反馈控制的应用。另一方面保证反应室中单独运行一个批次的晶片的侧壁间隔层刻蚀工艺，而不与其它批次或其它工序混合运行，达到控制侧壁间隔层宽度的目的。本专利技术的方法能够将侧壁间隔层控制在所需的宽度，其误差被控制在±1的范围内，且缩短了由于反应室的定期维护后所必须的所适应性调整时间，保证了生产进度，提高了良品率，降低了生产成本。附图说明图1为SONOS存储器件ONO介电层结构剖面图；图2为本专利技术的流程图；图3为本专利技术的半导体制造方法的流程图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。本专利技术揭示了一种半导体栅极结构的制造方法，对90nm及以下的SONOS器件侧壁间隔层的宽度具有很高的控制精度。CMOS工艺已经进入90nm以下的工艺节点，控制侧壁间隔层的宽度和其变化变得越来越重要。侧壁间隔层宽度的改变和/或大的变化将导致NMOS和PMOS器件饱和漏电流的本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，在反应室进行定期维护之后，所述方法包括：ａ利用试片对反应室进行适应性调整；ｂ在反应室内利用测试晶片单独运行刻蚀工艺；ｃ检测刻蚀速率；ｄ根据所述刻蚀速率调整正式生产晶片的刻蚀时间。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，张世谋，马擎天，刘燕丽，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]