半导体器件及其制造方法技术

公开了一种半导体器件，所述半导体器件包括在衬底上形成的ＮＭＯＳ晶体管和ＰＭＯＳ晶体管，所述ＮＭＯＳ晶体管和ＰＭＯＳ晶体管分别包括栅极、源极和漏极掺杂区，以及在栅极两侧形成的侧墙；其特征在于：所述ＮＭＯＳ晶体管栅极两侧的侧墙具有拉应力，所述ＰＭＯＳ晶体管栅极两侧的侧墙具有压应力。具有应力的侧墙对沟道和源／漏极区域具有更加显著的应力调节作用，能够进一步提高载流子迁移率，改善器件性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种互补金属氧化物半导体器件(CMOS)及其制造方法。
技术介绍
在半导体制造技术中，已知在掺杂区上形成应力层可在下方含有掺 杂杂质的层或是衬底上产生机械应力，这样的应力能够增加掺杂杂质的 活动力。活动力增加的掺杂杂质或是电荷载流子可以使半导体器件有更 高的运转速度。在过去的十几年之间，利用缩减金属氧化物半导体场效 应晶体管(MOSFET)尺寸的方式，借以持续地改善集成电路的每一功 能元件的操作速度、效能表现、电路的元件密度以及成本。缩减的方法 主要包括缩小栅极长度以及栅极氧化层的厚度。随着器件特征尺寸进入 深亚微米技术节点，为了进一步提升半导体器件的效能，利用应力膜层， 在位于半导体衬底中形成应变通道区域，对于N型的MOS晶体管或P 型的MOS晶体管来说，使用应变通道区域可以提高载流子的迁移率，提 高元件的性能。申请号为200510093507.7的中国专利申请中^^开了 一种具有区域化 应力结构的金属氧化物半导体场效应晶体管，其在沿着源极-漏极的方向加电子的迁移率，而在PMOS晶体管沿着源极-漏极的方向上，于P型通 道表面形成压应力(Compressive Strain)的应力层，以提高空穴的迁移率。将应力膜层应用于MOS器件以提高器件性能的情形中，通常是在 源、漏极以及栅极侧壁表面形成应力膜层，该应力膜层覆盖源、漏极和 栅极侧壁表面用于调节沿通道方向的横向压缩或拉伸应力。形成应力膜 层的时机即可以在源漏极掺杂之前，先在衬底表面形成应力层，对衬底 施加适当的应力，使衬底具有期望的应力分布；也可以在源漏极掺杂之后，在衬底表面沉积应力膜层，以调节沟道与源漏区之间的应力分布，另一方面作为后续形成连接孔的刻蚀停止层。对于:f支术节点不断向65nm 甚至45nm以下迈进的半导体器件制造技术而言，如何进一步利用应力工 程对器件性能进行改善仍然是工程师们面临的重要任务。
技术实现思路
本专利技术的目的在于提供一种，能够进一步 提高互补金属氧化物半导体器件的应力分布密度，改善器件性能。 一方面，提供了一种半导体器件的制造方法，包括提供具有NMOS和PMOS晶体管的半导体村底，所述NMOS和 PMOS器件分别具有栅极、源/漏极#参杂区；在所述衬底表面沉积拉应力材料层，所述拉应力材料层覆盖NMOS 和PMOS晶体管；形成第一掩膜图形，所述掩膜图形覆盖NMOS晶体管表面的拉应 力材料层并暴露PMOS晶体管表面的拉应力材料层；透过所述第一掩膜图形刻蚀所述PMOS晶体管表面的拉应力材料层；移除所述第一掩膜图形；形成第二掩膜图形，所述掩膜图形覆盖PMOS晶体管并暴露NMOS 晶体管表面的拉应力材料层；透过所述第二掩膜图形刻蚀所述NMOS晶体管表面的拉应力材料 层，从而在NMOS晶体管的栅极两侧形成拉应力侧墙；移除所述第二掩膜图形；在所述衬底表面沉积具有压应力材料层，所述压应力材料层覆盖 NMOS和PMOS晶体管；刻蚀所述压应力材料层，从而在PMOS晶体管的栅极两侧形成压应力侧墙。更进一步地，所述方法还包括在所述栅极、源极和漏极掺杂区表面 形成金属硅化物的步骤。更进一步地，所述拉应力材料层的材质为氮化硅。 更进一步地，所述压应力材料层的材质为氮化硅。更进一步地，形成所述掩膜图形的步骤包括涂布光刻胶层并图案化所述光刻胶图形。更进一步地，所述光刻胶为正性光刻胶或负性光刻胶。 更进一步地，所述金属硅化物为镍珪化物或钴硅化物或镍硅化物和钴硅化物的组合。另一方面，提供了一种半导体器件，所述半导体器件包括在衬底上形成的NMOS晶体管和PMOS晶体管，所述NMOS晶体管和PMOS 晶体管分别包括栅极、源极和漏极掺杂区，以及在栅极两侧形成的侧墙； 其特征在于所述NMOS晶体管栅极两侧的侧墙具有拉应力，所述 PMOS晶体管4册极两侧的侧墙具有压应力。更进一步地，所述栅极、源极和漏极掺杂区表面还包括金属硅化物。更进一步地，所述NMOS晶体管栅极两侧具有拉应力的侧墙的材 质为氮化硅。更进一步地，所述PMOS晶体管栅极两侧具有压应力的侧墙的材质 为氮化硅。更进一步地，所述金属硅化物为镍硅化物或钴硅化物或镍硅化物和 钴硅化物的组合。与现有技术相比，本专利技术具有以下优点本专利技术的，在源、漏极的区域进行完杂质 离子掺杂和退火之后，于4册才及两侧形成具有应力的侧墙(spacer)。即在 NMO S晶体管的栅极两侧形成由具有张应力的应力氮化硅组成的侧墙，而在PMOS晶体管的栅极两侧形成由具有压应力的应力氮化硅组成的侧 墙，然后再于衬底表面形成应力氮化硅膜层。在栅极两侧形成具有应力 的侧墙，由于侧墙比源/漏极表面的应力膜层更加靠近栅极下方的沟道， 因此具有应力的侧墙与后续在衬底源/漏极表面形成的应力膜相比，对沟 道和源/漏极区域的应力调节作用更为显著和直接。在源/漏极表面形成应 力膜层之后，该应力膜层与栅极两侧由应力材料组成的侧墙的共同作用， 能够进一步提高应力调节作用，提高载流子迁移率，改善器件的操作性 能。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上 述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记 指示相同的部分。并未刻意按比例绘制附图，重点在于示出本专利技术的主 旨。在附图中，为清楚明了，放大了层和区域的厚度。图1至图7为根据本专利技术实施例的CMOS器件的应力层形成过程 的示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合 附图对本专利技术的具体实施方式{故详细的说明。本专利技术的所提供的侧墙应力膜层形成方 法涉及CMOS器件中的PMOS晶体管和NMOS晶体管。为使本专利技术的 上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的优 选具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以 便于充分理解本专利技术。但是本专利技术能够以4艮多不同于在此描述的其它方 式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推 广。因此本专利技术不受下面公开的具体实施的限制。图1至图7为根据本专利技术实施例的CMOS器件的应力层形成过程的示意图。首先如图1所示，在半导体衬底100中形成有N阱(NWell) 和P阱(P Well),在N阱和P阱中分别形成PMOS晶体管和NMOS 晶体管，上述PMOS晶体管和NMOS晶体管之间利用浅沟槽隔离结构 进行隔离。PMOS晶体管和NMOS晶体管通过层间连接线路构成CMOS 器件。半导体衬底100可以是包括半导体元素的硅材料，例如单晶、多 晶或非晶结构的硅或硅锗(SiGe),也可以是绝缘体上硅(SOI)。此 外，半导体衬底还可以包括其它的材料，例如外延层或掩埋层的多层结 构。虽然在此描述了可以形成衬底110的材料的几个示例，但是可以作 为半导体衬底的任何材料均落入本专利技术的精神和范围。在半导体衬底100表面沉积栅极氧化层，栅极氧化层可以是氧化硅 (Si02)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极氧化层的材 料优选为高介电常数(high k)材料。可以作为形成高介电常数栅极电 介质层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、 氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化 铝等。特别优选的是氧本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：　提供具有ＮＭＯＳ和ＰＭＯＳ晶体管的半导体衬底，所述ＮＭＯＳ和ＰＭＯＳ器件分别具有栅极、源／漏极掺杂区；　在所述衬底表面沉积拉应力材料层，所述拉应力材料层覆盖ＮＭＯＳ和ＰＭＯＳ晶体管；　形成第一掩膜图形，所述掩膜图形覆盖ＮＭＯＳ晶体管表面的拉应力材料层并暴露ＰＭＯＳ晶体管表面的拉应力材料层；　透过所述第一掩膜图形刻蚀所述ＰＭＯＳ晶体管表面的拉应力材料层；　移除所述第一掩膜图形；　形成第二掩膜图形，所述掩膜图形覆盖ＰＭＯＳ晶体管并暴露ＮＭＯＳ晶体管表面的拉应力材料层；　透过所述第二掩膜图形刻蚀所述ＮＭＯＳ晶体管表面的拉应力材料层，从而在ＮＭＯＳ晶体管的栅极两侧形成拉应力侧墙；　移除所述第二掩膜图形；　在所述衬底表面沉积具有压应力材料层，所述压应力材料层覆盖ＮＭＯＳ和ＰＭＯＳ晶体管；　刻蚀所述压应力材料层，从而在ＰＭＯＳ晶体管的栅极两侧形成压应力侧墙。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴汉明，刘明源，张文广，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]