半导体部件及其制造方法技术

一种包括场板和半导体器件的半导体部件以及一种制造所述半导体部件的方法。半导体材料包括设置在半导体衬底上的外延层。具有上部部分和下部部分的槽在外延层中形成。场板的一部分在槽的下部部分中形成，其中场板与槽侧壁电隔离。栅结构在槽的上部部分中形成，其中栅氧化物由槽的相对置的侧壁形成。栅电极与由槽的相对置的侧壁形成的栅氧化物相邻地形成，而电介质材料与栅电极相邻地形成。场板的另一部分在槽的上部部分中形成，并与场板的在槽的下部部分中形成的部分相配合以形成场板。

【技术实现步骤摘要】

本专利技术通常涉及半导体部件，且更具体地说，涉及功率开关半导 体部件。
技术介绍
金属氧化物半导体场效应晶体管("MOSFET")是一种通用的 功率开关器件类型。MOSFET器件包括源区、漏区、在源区和漏区 之间延伸的沟道区，以及与沟道区相邻地设置的栅结构。栅结构包括 与沟道区相邻地设置并靠薄的电介质层与沟道区分隔开的导电栅电 极层。当向栅结构施加足够强度的电压以将MOSFET器件置于导通 状态时，在源区和漏区之间形成导电沟道区，从而允许电流流经该器 件。当向栅施加的电压不足以引起沟道形成时，不流通电流，并且 MOSFET器件处于截止状态。当今的高压功率开关市场主要受两个主要因素驱动击穿电压 ("BVdss")和导通电阻("Rdson")。对具体的应用场合来说，要 求最低的击穿电压，并且在实际应用中，设计者通常能够满足BVdss 的规格。然而，这经常是以Rdson为代价的。对高压功率开关器件的 制造者和使用者来说，这种性能上的取舍是设计上的主要挑战。另一 个挑战的出现是因为功率MOSFET器件在P型导电性主体区和N型 导电性外延区之间具有固有的P-N 二极管。此固有的P-N 二极管在一 定工作条件下开启，并在P-N结间储存电荷。当向P-N二极管施加突 然的反向偏压时，储存的电荷产生负电流，直到电荷完全耗尽为止。 电荷耗尽的时间称为反向恢复时间("Trr，，)，且此时间使功率 MOSFET器件的开关速度延迟。另外，由于峰值反向恢复电流("Irr，，) 和反向恢复时间，储存的电荷("Qrr")同样引起开关电压电平的损耗。因此，拥有具有较低Rdson同时有较高击穿电压和较低开关损 耗、即低Qrr损耗的半导体部件以及制造此半导体部件的方法是有利 的。对半导体部件来说，有成本效益的制造更加有利。
技术实现思路
主要地，本专利技术提供了一种半导体部件，所述半导体部件包括场 板和半导体器件，所述半导体器件例如场效应晶体管或槽式场效应晶体管(trench field effect transistor)、垂直功率场效应晶体管、功率场 效应晶体管，或其组合。应注意到，功率场效应晶体管也称为垂直功 率器件，且垂直场效应晶体管也称为功率器件。根据实施方式，半导体部件包括在半导体材料中形成的至少一个槽，所述半导体材料包括 在半导体衬底上设置的外延材料。所述至少一个槽具有第一部分和笫 二部分，其中场板的笫一部分在所述至少一个槽的第一部分中制造， 且场板的第二部分在所述至少一个槽的第二部分中制造。栅结构在槽 的第二部分中制造，其中栅氧化物由外延层的一部分制成。根据另一个实施方式，栅结构在槽的第二部分中制造，其中栅氧 化物由外延层的一部分制成。栅电极横向地与栅氧化物相邻地形成， 其中栅电极在槽的第一部分和第二部分中由电介质材料与场板的部 分隔开。附图说明根据下面详细的说明，结合附图将会更好地理解本专利技术，附图中 相同的参考数字指示相同的组成部分，且在附图中图1是根据本专利技术的实施方式的半导体部件在早期的制造阶段 的剖视图2是图1的半导体部件在较后的制造阶段的剖视图； 图3是图2的半导体部件在较后的制造阶段的剖视图； 图4是图3的半导体部件在较后的制造阶段的剖视图；图5是图4的半导体部件在较后的制造阶段的剖视图6是图5的半导体部件在较后的制造阶段的剖视图7是图6的半导体部件在较后的制造阶段的剖视图8是图7的半导体部件在较后的制造阶段的剖视图9是图8的半导体部件的纵向的剖视图10是图9的半导体部件在较后的制造阶段的剖视图11是图10的半导体部件在较后的制造阶段的剖视图12是图11的半导体部件在较早的制造阶段的纵向的剖视图13是图12的半导体部件在较后的制造阶段的剖视图14是图13的半导体部件在较后的制造阶段的剖视图15是图14的半导体部件在较后的制造阶段的剖视图16是图15的半导体部件在较后的制造阶段的剖视图。具体实施例方式图1是根据本专利技术的实施方式的半导体部件10的一部分在制造 过程中的剖视图。图1中显示的是具有相对置的表面14和16的半导 体材料12。表面14也称为正面或顶面，且表面16也称为底面或背面。 根据实施方式，半导体材料12包括在半导体衬底18上设置的外延层 20。优选地，衬底18是用N型掺杂剂或杂质材料重掺杂的硅，而外 延层20是用N型掺杂剂轻掺杂的硅。衬底层18的电阻率可小于约 0.01欧姆-厘米("n-cm，，)，而外延层20的电阻率可大于约O.lQ-cm。 衬底层18为流经功率晶体管的电流提供低电阻导电通道，并对在半 导体材料12的底面16上形成的底部漏极导体(drain conductor)、 顶部漏极导体或这两个导体提供低电阻电连接。用N型掺杂剂掺杂的 区域或层称为具有N型导电性或N导电性类型的区域，而用P型掺 杂剂掺杂的区域或层称为具有P型导电性或P导电性类型的区域。电介质材料层26在外延层20上形成或由外延层20形成。根据 实施方式，电介质层26的材料是厚度为约200埃(A)到约1，000A 的二氧化硅。形成二氧化硅层26的技术是为本领域的技术人员所熟知的。注入掩模(implant mask )(未显示)在电介质层26上形成。 作为举例，注入掩模是具有暴露出电介质层26的部分的开口的光刻 胶。P型导电性掺杂剂层(未显示)在外延层20中形成。掺杂剂层可 通过将杂质材料比如，例如硼注入到外延层26中来形成。硼可以以 约1.0xl(^离子每平方厘米(离子/cm2)到约1.0xlO"离子/cir^的剂 量且以约100千电子伏特(keV)到约400keV的注入能量注入。形 成掺杂剂层的技术不限于注入技术。掩模结构被除去。保护层28在电介质层26上形成。保护层28可以是厚度为约500 A到约2， OOOA的氮化硅。根据实施方式，电介质层26具有约300 A 的厚度，且保护层28具有约l，OOOA的厚度。优选地，层26和层28 的材料被选择成使得保护层28限制氧扩散，并因此防止下面的层氧 化。尽管保护层28被显示为材料的单层，但其也可是不同材料类型 的多层结构。外延层20通过加热到约1， OOO摄氏度(。C)到约1， 200'C的温度来退火。使外延层20退火驱使掺杂剂层的杂质材料形成 掺杂区30。厚度为约l，OOOA到约5，000A的半导体材料层32在保护 层28上形成。作为举例，层32的半导体材料是厚度约3，000A的多 晶娃。现参考图2，光刻胶层被图案化在多晶硅层32上，以形成具有 暴露出多晶硅层32的部分的开口 36的掩模结构34。掩模结构34也 称为掩模。分别具有侧壁41和侧壁43、以及底45和47的槽38和 39通过除去多晶硅层32的暴露的部分、保护层28和电介质层26的 在多晶硅层32的暴露的部分下方的部分以及外延层20的在多晶硅层 32的暴露的部分下方的部分而在外延层20中形成。层32、 28、 26和 20的这些部分可利用各向异性蚀刻技术比如，例如反应离子蚀刻来除 去。尽管槽38和39被显示为在外延层20中终止，但这并不是对本 专利技术的限制。例如，槽38和39可延伸进衬底18。蚀刻技术和在外延 层20中形成的槽的数量不是对本专利技术的限制。掩模结构34被除去。现参考图3，厚度为约250A到约1，250A的电介本文档来自技高网...

【技术保护点】
一种用于制造半导体部件的方法，包括以下步骤：　提供具有相对的第一表面和第二表面的半导体材料；　在所述半导体材料中形成至少一个槽，所述至少一个槽具有至少一个侧壁；　在所述至少一个槽中形成电介质材料；　在所述至少一个槽中 形成半导体材料，所述电介质材料在所述半导体材料和所述至少一个槽的所述至少一个侧壁之间；　在所述至少一个槽内形成栅结构的一部分；以及　在所述至少一个槽内形成附加的半导体材料，所述附加的半导体材料与所述栅结构的所述部分电隔离。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王晖，G涅姆采夫，郑荫平，G格里夫纳，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]