半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，在半导体器件的制造中可削减制造成本，并且总是能够确保充分的对准精度。根据本发明专利技术的制造方法，在半导体基板上，形成多个元件隔离用沟槽和多个对准标记用沟槽，并在形成有该两种沟槽的半导体基板上层叠氧化膜，并且进行使用了遮盖该元件隔离用沟槽的抗蚀剂掩模的蚀刻，将层叠于有源区域的氧化膜和层叠于该对准标记用沟槽内部的氧化膜几乎全部去除。接着，通过对去除了该氧化膜的半导体基板的面进行研磨，使层叠于该元件隔离用沟槽而残留的氧化膜平坦化，按照每个上述半导体元件来隔离该有源区域，并进行抗蚀剂掩模的定位，以使用该对准标记用沟槽来形成该半导体元件。

【技术实现步骤摘要】

本专利技术涉及，特别是涉及在半导体基敗上，在 进行了元件隔离的活性区域(以下，称为有源区域)形成半导体元件的制 造方法。
技术介绍
随着半导体器件的高度集成化及高性能化的选艮，要求隔离MOS晶 体管等半导体元件的元件隔离区域的细^t化。作为将元件隔离区域细微:化 的技术，近年来沟槽元件隔离(Shallow Trench Isolation,以下称为STI) 技术受到关注。在STI技术中，通过蚀刻而形成槽(以下，称为沟槽)，并通过在该 沟槽内埋入绝缘物而形成元件隔离。因此，设计尺寸的尺寸变换差较小， 理论上适于细微化。另外还存在如下优点，即，在埋入绝缘物之后，由于 要利用背蚀(etching back)法和化学:t^研磨法(Chemical Mechanical Polishing,以下称为CMP)法进行平坦化，因而能获得高精度的光刻工序 所需的表面平坦性。另外，所形成的沟槽不只是用于元件隔离，也作为对 准标记(alignment mark)来^f吏用，该对准标记用于进行光刻工序中的高 精度位置对准。在这种情况下，为了维持对准光的足够的光学波形强度， 作为对准标记所使用的沟槽内的氧化本文档来自技高网...

【技术保护点】
一种制造半导体器件的制造方法，在设置于半导体基板上的有源区域形成多个半导体元件来制造半导体器件，其特征在于，包括：　第一工序，在上述半导体基板上，形成多个元件隔离用沟槽和多个对准标记用沟槽，并在形成有两种上述沟槽的半导体基板上层叠氧化 膜；　第二工序，进行使用了遮盖上述元件隔离用沟槽的抗蚀剂掩模的蚀刻，将层叠于上述有源区域的氧化膜和层叠于上述对准标记用沟槽内部的氧化膜几乎全部去除；　第三工序，通过对去除了上述氧化膜的半导体基板的面进行研磨，使层叠于上述元件隔离 用沟槽而残留的氧化膜平坦化，按照每个上述半导体元件来隔离上述有源区域；以及　第四工序，进行抗蚀剂掩模的...

【技术特征摘要】
JP 2007-11-27 2007-3055101. 一种制造半导体器件的制造方法，在设置于半导体基板上的有源区域形成多个半导体元件来制造半导体器件，其特征在于，包括第一工序，在上述半导体基板上，形成多个元件隔离用沟槽和多个对准标记用沟槽，并在形成有两种上述沟槽的半导体基板上层叠氧化膜；第二工序，进行使用了遮盖上述元件隔离用沟槽的抗蚀剂掩模的蚀刻，将层叠于上述有源区域的氧化膜和层叠于上述对准标记用沟槽内部的氧化膜几乎全部去除；第三工序，通过对去除了上述氧化膜的半导体基板的面进行...

【专利技术属性】
技术研发人员：成田匡，大岛胜雄，
申请(专利权)人：OKI半导体株式会社，
类型：发明
国别省市：JP[日本]