沟槽栅MOSFET及其制造方法技术

一种沟槽栅ＭＯＳＦＥＴ及其制造方法，包括：在半导体衬底上方形成第一外延层；在第一外延层上方形成第二外延层；在第二外延层上方形成本体区；通过在本体区上实施离子注入工艺，在部分本体区中形成圆形截面，以便本体区的底部区具有圆形截面。

【技术实现步骤摘要】

本专利技术涉及一种MOSFET(金属氧化物半导体场效应晶体管)， 更具体;也，涉及一种沟槽斥册(trench gate ) MOSFET及其制造方法， 该沟槽4册MOSFET ^是高了晶体管的击穿电压(BV) (breakdown voltage )。
技术介绍
随着减小元件设计尺寸以最大化半导体器件集成度的趋势，单 元间距(cell pitch)之间的间隔也减小。这样的减小要求接触尺寸 (contact size)线性减小。然而，减小的冲妄触尺寸增加了接触电阻 (contact resistance ), 乂人而导致半导体器件具有负面因素，该负面 因素增加了功耗，并且降低了器件的操作速度。对此，需要降^氐冲妄触电阻以最大化器件特性而不恶化i殳计的优 势。 -使用沟槽斥册MOSFET是一种一支术，该才支术可以通过刻蚀位于 石圭衬底的表面之下的石圭衬底以形成4妄触件(contact)来克月l最小化 的接触尺寸。这样增加了接触硅区的总接触面积，从而使电阻的增 加最小化。图1是示出了沟槽栅MOSFET的横截面图，该沟槽栅MOSFET 包括高浓度(P++)半导体衬底40、在衬底40上和/或上方形成 的N+外延层42以及在N+外延层42上和/或上方形成的N-外延层 44。晶体管进一步包括在N-外延层44上和/或上方形成的多个P-本体区(P- body region ) 48 。 P-本体区48通过沟槽隔离区来相互电 隔离。通过填充有掺杂多晶硅的栅极59来形成沟槽隔离区。晶体 管可以进一步包括NO外延层，位于P-本体区48的下面，并且该 NO外延层的浓度高于N-外延层44的浓度以1更减少器4牛的正向压 降(forward voltage drop ); N+发射才及区60,形成在P-本体区48的 最上表面中；以及4姿触孔62,在N+发射才及区60之间的P-本体区 48的最上表面中形成。晶体管还可以分别包括发射极(emitter electrode) E和集电极(collector electrode ) C。这样的沟槽栅MOSFET存在恶化器件的BV特性的问题，该问 题是由位于沟槽的底部与N-夕卜延层之间的P-本体区厚度的减少而 导致的。
技术实现思路
本专利技术实施例涉及一种诸如沟槽栅MOSFET的MOSFET及其 制造方法，该MOSFET及其制造方法使晶体管的击穿电压(BV) 最大化。根据本专利技术实施例，沟槽栅MOSFET可以包括以下中的至少 一个第二导电型第一外延层，在第一导电型半导体衬底上和/或上 方形成；第二导电型第二外延层，在第二导电型第一外延层上和/ 或上方形成；第一导电型本体区，在第二导电型第二外延层上和/ 或上方形成；沟槽，这些沟槽在第一导电型本体区中以预定的距离 相互隔开形成；栅极，这些栅极掩埋在沟槽中；第二导电型发射极 区，这些第二导电型发射极区在第一导电型本体区的上部表面(upper surface)中形成；以及接触孔，在相邻的第二导电型发射 极区之间的第 一导电型本体区的上部表面中形成。根据本专利技术实施 例，形成第 一导电型本体区以便与第二导电型第二外延层接触的第 一导电型本体区的底部表面(bottom surface )具有圆形截面(circular cross-section L才艮据本专利技术实施例， 一种制造沟槽栅MOSFET的方法可以包 括以下中的至少之一在第 一导电型半导体衬底上和/或上方形成第 二导电型第一外延层和第二导电型第二外延层；在第二导电型第二 外延层上和/或上方形成第一导电型本体区；在第一导电型本体区中 形成隔开预定距离的多个沟槽；通过用导电层纟奄埋这些沟槽来形成 多个栅极；在第一导电型本体区的上部表面中形成第二导电型发射 极区；在第二导电型发射极区的中部的第一导电型本体区的上部表 面中形成接触孔；以及将与第二导电型第二外延层接触的第 一导电 型本体区的底部表面形成具有圓形截面。才艮据本专利技术实施例，器件可以包括以下中的至少一个第一导 电型半导体衬底；第二导电型第一外延层，在第一导电型半导体衬 底上方形成；第二导电型第二外延层，在第二导电型第一外延层上 方形成；第一导电型本体区，在第二导电型第二外延层上方形成； 沟槽，这些沟槽在第一导电型本体区中隔开形成；栅极，掩埋在每 个沟槽中；第二导电型发射极区，这些第二导电型发射极区在第一 导电型本体区中形成；以及接触孔，在相邻的第二导电型发射极区 之间的第 一导电型本体区中形成以〗更在接触孔下方形成的、并且与 第二导电型第二外延层接触的第一导电型本体区的底部具有圓形 截面。根据本专利技术实施例， 一种方法可以包括以下中的至少之一在 半导体衬底上方形成第一外延层；在第一外延层上方形成第二外延 层；在第二外延层上方形成本体区；通过在本体区上实施离子注入9工艺，在部分本体区中形成圓形截面，以便该部分本体区的底部区 :咸具有圆形截面；形成相隔离的才册才及结构，该才册才及结构贯穿本体区并且部分位于第二外延层中；在本体区中形成发射极区；以及然后 在第二导电型发射极区之间的本体区中形成接触孔，并且该接触孔 位于具有圓形截面的部分本体区之上。根据本专利技术实施例， 一种方法可以包括以下中的至少之一在 第 一导电型半导体衬底上方顺序地形成第二导电型第 一外延层和 第二导电型第二外延层；在第二导电型第二外延层上方形成第一导 电型本体区；将第一导电型杂质注入到第一导电型本体区中，以便 第一导电型本体区的底部区域具有圆形截面；在第一导电型本体区 中形成相隔离的多个沟槽；在各个沟槽中形成4册极；在第一导电型 本体区中形成多个第二导电型发射极区；以及然后在相邻的第二导 电型发射极区之间的第一导电型本体区的上部表面形成接触孔。才艮才居本专利技术实施例，沟槽栅MOSFET及其制造方法通过再次 注入P型杂质来将接触孔区的P-本体区形成具有圆形截面，以便接 触孔与P-本体区之间的间隔维持预定的厚度，其中P-本体区位于 N-夕卜延层上。从而，可以最大化MOSFET的BV特性。附图说明图1示出了沟槽栅MOSFET。实例图2示出了根据本专利技术实施例的沟槽栅MOSFET。实例图3A到实例图3D示出了根据本专利技术实施例的制造沟槽 才册MOSFET的方法。10具体实施例方式如实例图2所示，根据本专利技术实施例的沟槽栅MOSFET可以 包括N+外延层420和N-外延层440,其中N+外延层420在高浓度 (P++ )半导体衬底400上和/或上方形成，而N-夕卜延层440在N+ 外延层420上和/或上方形成。在N-外延层440上和/或上方形成多 个P—本体区(P- body region ) 480 ，以 <更由多个沟槽隔离区来电隔 离多个P—本体区480。每个沟槽隔离区包括栅-才及590和4册极氧化层 560,其中栅极590由摻杂的多晶硅制成，而栅极氧化层560由氧 化膜制成，并且该栅极氧化层560环绕该栅极590。在P-本体区480 的上部表面中形成多个N+发射才及区600,而在相邻的发射极区600 之间的P-本体区480的上部表面中形成4妄触孔620。此外，分别形 成发射极(emitter electrode ) E和集电极(collector electrode ) C。 形成P-本体本文档来自技高网...

【技术保护点】
一种器件，包括：　第一导电型半导体衬底；　第二导电型第一外延层，在所述第一导电型半导体衬底上方形成；　第二导电型第二外延层，在所述第二导电型第一外延层上方形成；　第一导电型本体区，在所述第二导电型第二外延层上方形成； 　沟槽，这些沟槽相隔离地形成在所述第一导电型本体区中；　栅极，掩埋在每个所述沟槽中；　第二导电型发射极区，这些第二导电型发射极区形成在所述第一导电型本体区中；以及　接触孔，在邻近的第二导电型发射极区之间的所述第一导电 型本体区中形成，　其中，在所述接触孔下方形成的、并且与所述第二导电型第二外延层接触的所述第一导电型本体区的底部具有圆形截面。

【技术特征摘要】
KR 2007-12-28 10-2007-01399801. 一种器件，包括第一导电型半导体衬底；第二导电型第一外延层，在所述第一导电型半导体衬底上方形成；第二导电型第二外延层，在所述第二导电型第一外延层上方形成；第一导电型本体区，在所述第二导电型第二外延层上方形成；沟槽，这些沟槽相隔离地形成在所述第一导电型本体区中；栅极，掩埋在每个所述沟槽中；第二导电型发射极区，这些第二导电型发射极区形成在所述第一导电型本体区中；以及接触孔，在邻近的第二导电型发射极区之间的所述第一导电型本体区中形成，其中，在所述接触孔下方形成的、并且与所述第二导电型第二外延层接触的所述第一导电型本体区的底部具有圆形截面。2. 根据权利要求1所述的器件，进一步包括栅极氧化层，所述栅 极氧化层在每个位于所述栅极下方的所述沟槽的表面上方形 成。3. 根据权利要求1所述的器件，其中，位于所述接触孔的底部区 域与所述第二导电型第二外延层之间的所述第一导电型本体 区维持预定的厚度。4. 根据权利要求1所述的器件，其中，所述器件包括沟槽栅 MOSFET。5. —种方法，包4舌在第一导电型半导体衬底上方顺序形成第二导电型第一 外延层和第二导电型第二外延层；在所述第二导电型第二外延层上方形成第一导电型本体区；将第一导电型杂质注入到所述第一导电型本体区中，以 便所述第 一导电型本体区的底部区域具有圆形截面；在所述第 一 导电型本体区中形成相隔离的多个沟槽；在各个所述沟槽中形成栅极；在所述第一导电型本体区中形成第二导电型发射极区； 以及然后在位于相邻的所述第二导电型发射极区之间的所述第一 导电型本体区的上部表面形成接触孔。6. 根据权利要求5所述的方法，在形成所述栅极之前，进一步包 括在各个所述沟槽中形成4册才及氧化层。7. 根据权利要求5所述的方法，其中，在所述接触孔的底部区域 和所述第二导电型第二外延层之间的所述第 一导电型本体区 被形成维持预定的厚度。8. 根据权利要求5所述的方法，在形成所述多个沟槽之后，以及 在形成所述栅极之前，...

【专利技术属性】
技术研发人员：金希大，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]