半导体器件及其制造方法技术

在半导体硅衬底的元件区域的周围形成元件分离绝缘膜。在硅衬底上以覆盖沟道区周围的方式形成由氮化硅膜构成的侧壁绝缘膜。在侧壁绝缘膜构成的沟的内部，侧壁是Ｔａ↓［２］Ｏ↓［５］膜金属栅电极。在元件分离绝缘膜上形成层间绝缘膜。在侧壁由侧壁绝缘膜和层间绝缘膜构成的沟的底部的硅衬底上，形成硅化物构成的肖特基结和源／漏。在肖特基结和源／漏上形成源极／漏极。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有其源和漏采用与硅衬底肖特基结合的硅化物的MISFET的。
技术介绍
为了在MOSFET中适用金属栅和高介电栅绝缘膜，已提出采用伪栅的工艺(即替换栅工艺、金属镶嵌(damascene，或称大马士革)栅工艺)(参考文献A.Chatterjee等人，IEDM Tech Dig.，(1997)，P821和A.Yagishita等人，IEDM Tech Dig.，(1998)，P785)。这里的伪栅工艺是，在将来形成栅的区域，形成以后除去的暂时的栅，在其上用自排列形成源/漏，除去伪栅后，在除去伪栅形成的沟中用金属镶嵌工艺替换原来的栅的工艺。如果用金属镶嵌工艺，由于先于栅形成必需高温热处理的源/漏，可以在450℃以下进行栅形成后的热工艺，实现低温化。因此，可以容易地在MOSFET中使用耐热性差的金属栅电极和高介电电栅绝缘膜。采用金属栅、高介电栅绝缘膜的金属镶嵌栅(或替换栅)晶体管具有下列问题(1)为了形成和除去伪栅的工序数大量增加；(2)因栅电场的边缘效应短沟道效果劣化(参考文献BaohongCheng等，IEEE Transactions on ELECTRON DEVICES，Vol.46，No.7，(1999)，p1537)；(3)由于采用的多数金属栅的功函数在硅的中间能隙(mid-gap)附近，因其影响导致阈值电压(绝对值)上升。
技术实现思路
(1)根据本专利技术的半导体器件，包括硅衬底；在该硅衬底上形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；以及夹着该栅电极在上述硅衬底上形成的、与该硅衬底的界面肖特基结合的由硅化物形成的源和漏；其特征在于满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个。(2)根据本专利技术的半导体器件，具有NMISFET和PMISFET，它们分别包括硅衬底；在该硅衬底上形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；以及夹着该栅电极在上述硅衬底上形成的、由硅化物形成的源和漏；其特征在于满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个；且构成上述NMISFET和PMISFET的硅化物材料各不相同。(3)根据本专利技术的半导体器件的制造方法，包括下列步骤在硅衬底上形成层间绝缘膜；选择性地除去MISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；在上述栅沟的侧壁上形成侧壁绝缘膜；在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；在上述栅沟内埋置形成栅电极；选择性地蚀刻上述MISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的源/漏沟；在上述源/漏沟内埋置形成金属膜，形成源极和漏极；使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏。(4)根据本专利技术的半导体器件的制造方法，包括下列步骤在硅衬底上形成层间绝缘膜；选择性地除去PMISFET和NMISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；在上述栅沟的侧壁上形成侧壁绝缘膜；在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；在上述栅沟内埋置形成栅电极；选择性地蚀刻上述PMISFET和NMISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的PMIS侧源/漏沟；在上述PMIS侧源/漏沟内埋置形成第一金属膜，形成PMISFET的源极和漏极；使上述硅衬底和上述PMISFET的源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成PMISFET的源和漏；选择性地蚀刻上述NMISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的NMIS侧源/漏沟；在上述NMIS侧源/漏沟内埋置形成由与第一金属膜不同的材料构成的第二金属膜，形成NMISFET的源极和漏极；使上述硅衬底和上述NMISFET的源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成NMISFET的源和漏。(5)根据本专利技术的半导体器件的制造方法，包括下列步骤在硅衬底上形成层间绝缘膜；在MISFET的源极和漏极的预定形成区的上述层间绝缘膜上，形成在底部露出上述硅衬底的表面的源/漏沟；在上述源/漏沟内埋置形成金属膜，形成源极和漏极；使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏；在与上述源极和漏极的对置的侧面上形成露出的栅沟；在上述栅沟的侧壁上形成侧壁绝缘膜；在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；在上述栅沟内埋置形成栅电极。附图简述图1是实施例1的NMOSFET的结构的剖面图；图2A～2L是图1所示的NMOSFET的制造工序的剖面图；图3是实施例2的CMOSFET的结构的剖面图；图4A～4J是图3所示的CMOSFET的制造工序的剖面图；图5是实施例3的NMOSFET的结构的剖面图；图6是实施例4的NMOSFET的结构的剖面图；图7A～7D是图6所示的NMOSFET的制造工序的剖面图；图8A～8H是实施例5的NMOSFET的制造工序的剖面图；图9A～9D是实施例6的NMOSFET的制造工序的剖面图；图10A～10G是实施例7的NMOSFET的制造工序的剖面图；图11A～11L是实施例8的NMOSFET的制造工序的剖面图；图12是实施例9的NMISFET的结果的剖面图；图13A～13M是图12所示的NMISFET的制造工序的剖面图； 图14A～14K是实施例10的CMOSFET的制造工序的剖面图；图15A～15D是实施例11的NMOSFET的制造工序的剖面图；图16A～16I是用来说明实施例12的NMOSFET的制造工序的栅长方向的剖面图。具体实施例方式下面，参照附图说明本专利技术实施例。<实施例1> 图1是展示本专利技术实施例1的NMOSFET的结构的剖面图。图1示出栅长方向的剖面。如图1所示，在半导体硅衬底101的元件区域的周围形成元件分离绝缘膜102。在硅衬底101上，以覆盖沟道区周围的方式形成由氮化硅膜构成的侧壁绝缘膜107。在由侧壁绝缘膜构成的沟的内部，埋置Ta2O5膜1208、阻挡金属TiN膜109、Al膜110形成侧壁。Ta2O5膜108是栅绝缘膜，阻挡金属TiN膜109和Al膜110是金属栅电极111。在元件分离绝缘膜102上形成层间绝缘膜104。在侧壁由侧壁绝缘膜107和层间绝缘膜104构成的沟的底部的硅衬底101上，形成硅化物构成的肖特基结和源/漏115。肖特基结和源/漏115上形成源/漏电极114。该NMOSFET是采用与硅衬底不是pn结合而是肖特基结合的源和漏的晶体管(肖特基垫垒隧道晶体管，SBTT)。SBTT在源和漏区的结合部分过渡层的宽度小。另外，肖特基结的垫垒高度不象镜像效应那样随电场变化，从而可避免DIBL(漏导致的垫垒降低)。因此，该晶体管结构可抑制短沟道效应，因为抑制了短沟道效应，可以降低沟浓度，改善S因子，降低阈值电压。下面，参照图2A～2L说明该NMOSFET的制造方法。图2A～2L是图1所示的NMOSFET的制造工序的剖面图。为了说明工序顺序，首先制备半导体硅衬底101。然后，如图2B所示，为了通过SFT(浅沟分离)分开元件，在元本文档来自技高网...

【技术保护点】
一种半导体器件，包括： 硅衬底； 在该硅衬底上形成的栅绝缘膜； 在该栅绝缘膜上形成的栅电极；以及 夹着该栅电极在上述硅衬底上形成的、与该硅衬底的界面肖特基结合的由硅化物形成的源和漏； 其特征在于：满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个。

【技术特征摘要】
JP 2000-7-11 210473/2000;JP 2001-6-8 174567/20011.一种半导体器件，包括硅衬底；在该硅衬底上形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；以及夹着该栅电极在上述硅衬底上形成的、与该硅衬底的界面肖特基结合的由硅化物形成的源和漏；其特征在于满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个。2.如权利要求1所述的半导体器件，其特征在于上述硅衬底是SOI衬底。3.如权利要求1所述的半导体器件，其特征在于在上述栅电极下的沟道区和上述源与漏之间的半导体衬底上，形成有与上述沟道区导电型相反的延伸区。4.如权利要求3所述的半导体器件，其特征在于上述延伸区的杂质浓度大于0，且在3×1019cm-3以下。5.一种半导体器件，具有NMISFET和PMISFET，它们分别包括硅衬底；在该硅衬底上形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；以及夹着该栅电极在上述硅衬底上形成的、由硅化物形成的源和漏；其特征在于满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个；且构成上述NMISFET和PMISFET的硅化物材料各不相同。6.如权利要求5所述的半导体器件，其特征在于构成上述PMISFET的源和漏的硅化物的材料对该PMISFET的沟道的功函数大；构成上述NMISFET的源和漏的硅化物的材料对该NMISFET的沟道的功函数小。7.如权利要求5所述的半导体器件，其特征在于上述硅衬底是SOI衬底。8.如权利要求5所述的半导体器件，其特征在于在上述栅电极下的沟道区和上述源与漏之间的半导体衬底上，形成有与上述沟道区导电型相反的延伸区。9.如权利要求8所述的半导体器件，其特征在于上述延伸区的杂质浓度大于0，且在3×1019cm-3以下。10.一种半导体器件的制造方法，包括下列步骤在硅衬底上形成层间绝缘膜；选择性地除去MISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；在上述栅沟的侧壁上形成侧壁绝缘膜；在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；在上述栅沟内埋置形成栅电极；选择性地蚀刻上述MISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的源/漏沟；在上述源/漏沟内埋置形成金属膜，形成源极和漏极；使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏。11.如权利要求10所述的半导体器件的制造方法，其特征在于上述栅电极和栅绝缘膜由金属材料和高介电体形成；上述硅衬底和上述金属膜的反应在450℃以下的温度下进行。12.一种半导体器件的制造方法，包括下列步骤在硅...

【专利技术属性】
技术研发人员：八木下淳史，松尾浩司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]