用于形成半导体器件杂质结区的方法技术

一种用于形成半导体器件的杂质结区的方法，其中浅的杂质结区通过注入大分子量的杂质离子在半导体衬底中选择性地形成缺陷区和无定型区加以形成，从而可改善半导体器件的特性。该方法包括二次光刻，三次离子注入以便分别形成缺陷区、无定型区和杂质结区等步骤。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于制造半导体器件的方法，尤其涉及一种能通过在半导体衬底中选择性地形成缺陷区和无定形区来形成浅的杂质结区的方法，从而达到改善半导体器件的特性。在半导体器件杂质结区中形成的N+P结处，有可能减少结的深度，因为N+P结具有较大的质量、小的离子注入宽度以及低的扩散系数。为了形成这样的N+P结，一般在半导体衬底中注入BF2(氟化硼)离子。然而在此情况下，由于硼离子所引起严重的沟道现象和硼的高扩散系数，而很难于形成浅结。此外，在离子注入步骤中还发生注入离子横向分散的分散现象。于这样的分散现象，使硼离子向位于栅氧化层两端和栅极侧壁上所形成绝缘层间隔下面的半导体衬底部分渗入。因为渗入绝缘层间隔下面半导体衬底部分的硼离子具有高的扩散系数，所以它们横向扩散，从而使有效电极长度，也即沟道长度减少。由于半导体器件沟道长度的减少，而发生短沟道效应。也即源极和漏极之间的电流持续增加，甚至在漏极电压超过其夹断点并到达其饱和点时也不饱和。同样还发生了穿通现象。作为杂质结区用杂质离子而注入到半导体衬底的BF2中所包含的氟离子用于形成一薄的无定形层。除了离子注入步骤中形成初始的缺陷外，薄的无定形层在以后的退火步骤中还用于在半导体衬底的表面部分形成延伸的缺陷层。结果，在形成接触的步骤中使接触阻抗增加。这样一些不希望的现象导致诸如结漏电流增加等半导体器件特性的退化。结果，引起诸如可靠性下降和集成困难等问题。将结合附图说明图1和2详细描述涉及上述问题的通用的方法。图1是半导体器件的剖面图，其中说明了形成杂质结区的通用方法。如图1所示，依据该方法首先制备，具有N阱2的半导体衬底1。N阱2形成于半导体衬底1的表面部分。然后在半导体衬底1的所需部分上用LOCOS工艺形成元件隔离氧化层3。该元件隔离氧化层3用于限定半导体衬底1的有源区和场区。此后，在半导体衬底1上相应于有源区的部分形成栅氧化层4。在栅氧化层4上形成栅极5。其后在栅氧化层4和栅极5相对的诸侧壁上各自形成绝缘层间隔6。把栅极5、绝缘层间隔6和元件隔离氧化层3的上表面作为掩模，在半导体衬底1的有源区中注入BF2杂质离子，从而形成杂质结区7。然而如图1所示，依据上述通用的方法，在半导体衬底1表面部分的每个杂质结区7中形成一宽度为“a”的延伸的缺陷层8。以下将对此进行更详细的描述。由于该方法用BF2作为杂质结区的杂质离子，所以它涉及短沟道效应和穿通现象。这是因为包含在BF2中硼(B)的高扩散系数引起BF2杂质离子的横向分散所致。结果，由包含在BF2中的氟(F)在每个杂质结区处形成一薄的无定形层。除了在离子注入步骤中产生的初始缺陷外，该薄的无定形层在以后的退火步骤中还用于在制备有N阱的半导体衬底表面部分，也即位于在绝缘间隔和元件隔离氧化层下面的衬底表面部分形成一延伸的缺陷。参考图2，示出另一用于形成杂质结区的另一通用的方法。图2是依据该方法形成具有杂质结区的半导体器件的剖面图。如图2所示，依据通用方法，首先制备具有N阱12的半导体衬底11。N阱12形成在半导体衬底11的表面部分。然后在半导体衬底11的所需部分上用LOCOS工艺形成元件隔离氧化层13。该元件隔离氧化层13用于限定半导体衬底11的有源区和场区。此后，在半导体衬底11上相应于有源区的部分形成栅氧化层14。在栅氧化层14上形成栅极15。其后在栅氧化层14和栅极15相对的诸侧壁上各自形成绝缘层间隔16。用栅极15、绝缘层间隔16和元件隔离氧化层13的上表面作为掩模，在半导体衬底11的有源区中注入具有大分子量的杂质离子，从而分别在半导体衬底11的所需表面部分形成无定形层17。然后在半导体衬底11的有源区中注入BF2杂质离子，从而在无定型区17的下面形成杂质结区18。每个杂质结区18由于被抑制了的硼离子的沟道效应而具有较小的厚度。然而，依据上述通用的方法，因为用大分子量的杂质离子形成无定形层17，故在以后的退火步骤中在每个无定形层17和每个相应的杂质结区18之间的界面以下形成一宽度为“b”的延伸缺陷19。这样，该延伸缺陷广泛分布，以致扩展到栅氧化层的末端，从而导致结漏电流量的增加。因此，本专利技术的一个目的是解决通用的方法中所引起的上述问题，并提供一种用于在半导体器件中形成杂质结区的方法，它能通过注入大分子量的杂质离子在半导体衬底中选择性地形成缺陷区和无定型区，以形成浅的杂质结区，从而达到改善半导体器件的特性。依据一个方面，本专利技术提供一种用于形成半导体器件结杂质区的方法，它包括以下步骤制备半导体衬底；在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层；在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层；在把所述第一光致抗蚀剂层用作掩模的条件下，向所述第一光致抗蚀剂层图形处暴露的所述半导体衬底的有源区注入第一杂质离子，从而形成缺陷区；除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面部分(除了曾覆盖有所述第一光致抗蚀剂层图形的部分)上形成第二光致抗蚀剂层图形；在把所述第二光致抗蚀剂层图形用作掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底部分注入第二杂质离子，从而形成无定型区；除去所述第二光致抗蚀剂层图形，然后在半导体衬底上相应于所述有源区的部分注入第三杂质离子，从而形成杂质结区。依据另一个方面，本专利技术提供一种用于形成半导体器件杂质区的方法，它包括以下步骤制备半导体衬底；在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层，在所述半导体衬底上相应于所述有源区的部分形成栅氧化层，在所述栅氧化层上形成栅极，以及在所述栅极和栅氧化层的侧壁上形成绝缘层间隔；在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层；在把所述第一光致抗蚀剂层用作掩模的条件下，向所述第一光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第一杂质离子，从而形成缺陷区；除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面部分(除了曾覆盖有所述第一光致抗蚀剂层图形的部分)上形成第二光致抗蚀剂层图形；在把所述第二光致抗蚀剂层图形用作掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底部分注入第二杂质离子，从而形成无定型区；除去所述第二光致抗蚀剂层图形，在把所述元件隔离绝缘层、栅极和绝缘层间隔作为掩模的条件下，向所述半导体衬底上相应于所述有源区的部分注入第三杂质离子，从而形成杂质结区。从以下实施例的描述结合参考附图，将使本专利技术的其它目的和方面变得明显起来，其中图1是半导体器件的剖面图，说明用于形成杂质结区的通用方法；图2是半导体器件的剖面图，说明另一用于形成杂质结区的通用方法；以及图3A到3D分别示出依据本专利技术用于形成半导体器件杂质结区方法的剖面图。图3A到3D依据本专利技术分别示出的剖面图。如图3A所示，依据本专利技术的方法，首先制备具有N阱22的半导体衬底21，N阱22形成在半导体衬底21的表面部分。然后在半导体衬底21上所需的部分用LOCOS工艺形成元件隔离氧化层23。元件隔离氧化层23用于限定半导体衬底21的有源区和场区。此后，在半导体衬底21上相应于有源区的部分形成栅氧化层24。然后在栅氧化层24上形成栅极25。其后，在栅氧化层24和栅极25相对的诸侧壁上各自形成绝缘层间隔26。然后在半导体本文档来自技高网...

【技术保护点】
一种用于形成半导体器件结杂质区的方法，其特征在于包括以下步骤： 制备半导体衬底； 在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层； 在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层图形； 在用所述第一光致抗蚀剂层图形作为掩模的条件下，向所述第一光致抗蚀剂层图形的两侧暴露的所述半导体衬底的有源区部分注入第一杂质离子，从而形成缺陷区； 除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面部分（除了曾覆盖有第一光致抗蚀剂层的部分）上形成第二光致抗蚀剂层图形； 在用所述第二光致抗蚀剂层图形作为掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第二杂质离子，从而形成无定型区；以及 除去所述第二光致抗蚀剂层图形，然后在所述半导体衬底上相应于所述有源区的部分中注入第三杂质离子，从而形成杂质结区。

【技术特征摘要】
KR 1995-5-22 12740/951.一种用于形成半导体器件结杂质区的方法，其特征在于包括以下步骤制备半导体衬底；在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层；在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层图形；在用所述第一光致抗蚀剂层图形作为掩模的条件下，向所述第一光致抗蚀剂层图形的两侧暴露的所述半导体衬底的有源区部分注入第一杂质离子，从而形成缺陷区；除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面部分(除了曾覆盖有第一光致抗蚀剂层的部分)上形成第二光致抗蚀剂层图形；在用所述第二光致抗蚀剂层图形作为掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第二杂质离子，从而形成无定型区；以及除去所述第二光致抗蚀剂层图形，然后在所述半导体衬底上相应于所述有源区的部分中注入第三杂质离子，从而形成杂质结区。2.如权利要求1所述的方法，其特征在于用于形成缺陷区的所述第一杂质离子的注入量少于能形成无定形结构的临界量。3.如权利要求1所述的方法，其特征在于所述第一杂质离子与所述第二杂质离子相同。4.如权利要求1所述的方法，其特征在于所述第一和第二杂质离子由第四主族的元素构成。5.如权利要求1所述的方法，其特征在于所述第一和第二杂质离子由砷构成。6.如权利要求1所述的方法，其特征在于所述第一和第二杂质离子由铟构成。7.如权利要求1所述的方法，其特征在于，形成所述缺陷区的步骤，通过使用相应于形成所述杂质结区使用的能量约2到10倍的离子注入能量来加以实现。8.如权利要求1所述的方法，其特征在于，形成所述无定型区的步骤通过使用相应于形成所述杂质结区使用的能量约1.5到5倍的离子注入能量来加以实现。9.如权利要求1所述的方法，其特征在于所述第三杂质离子由BF2构成。10.如权利要求1所述的方法，其特征还在于进一步包括以下步骤，即在形成所述元件隔离氧化层后，在所述半导体衬底上相应于所述有源区的部分依次连续地形成栅氧化层、栅极和绝缘层间隔。11.一种用于形成半导体器件结杂质区的方法，其特征在于包括以...

【专利技术属性】
技术研发人员：李古镐，
申请(专利权)人：现代电子产业株式会社，
类型：发明
国别省市：KR[韩国]