高密度集成电路内连线的形成方法技术

本发明专利技术提供一种缩小制作半导体元件内连线的方法，本法利用间隙壁的构成与蚀刻位障层（氮化硅层与高选择性蚀刻用以定义更小的内连线的开孔，第一间隙壁形成于栅极电极之上，接着第二间隙壁形成于位于栅极电极上的形成绝缘层中的储存电极窗的侧壁上，本发明专利技术的自动对准制造程序利用两组间隙壁使得有宽的开孔利于蚀刻形成接触窗的制作，以及有小的接触窗方向比例，此法减少光罩步骤并于同一罩幕定义源极与漏极接触。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术相关于高密度半导体电路的制造方法，特别是有关于高密度集成电路的内连线与导体制作方法。半导体科技在晶片上的电路密度已有戏剧性的增进，在半导体基板上与内的缩小元件非常靠近以及它们的装构密度显著地增加。最近的微影技术进展，例如偏移相位罩与自动对准制造程序已使元件的缩小与电路密度的增加有显著成效，这导致小于微米及超过百万个晶体管的晶片的超大型集成电路产生，因这方面的提升，一些电路元件因为它们的尺寸缩小而电性受到限制。一种电路元件实验受到限制是在动态随机存取存储器晶片上的储存单元(storage cell)，这些个别的动态随机存取存储器储存单元通常是由金氧半场效晶体管与一个电容器所组成，广泛地使用于电子工业界作为储存数据的功用。单一的动态随机存取存储器以电荷储存一位的数据于电容器上。与半导体基板接触而金属化称为接触金属化，在MOS元件多晶硅膜被金属化作为栅极以及MOS元件的内连线，未来不能将接触金属化及第一阶段的内连线(也就是基板上的MOS)缩小是缩小DRAM及其他元件例如MOS与双极性元件的主要障碍，因增加动态随机存取存储器的装构密度而减少存储器的表面积因此而降低晶体单元的性能是一个严重的障碍。因此为得半导体记忆元件的高装构密度，形成较小的第一阶段接触与第一阶段内连线问题和因而降低晶体单元的性能问题必须解决。以下文献显示相关的制造程序“CVD SiNx Anti-Reflective Coating for Suo-0.5μm Lithograpy”，T.P.Ong et al.，1995 Symposiumon VLSI Technology Digest of Technical paper，(o-7803-2602-4/95)p.73-74；“Selective dry etching in a highdensity plasma for 0.5 complementary mental-oxide-semiconductor technology”，by J.Givens et al.，Vac.Sci.Technol.B12(1)，Jan/Feb 1994，p.427-432；and“High Selectivity Silicon Nitride Etch for Sub-Half Micron Devices”，by Karen Reinhard et al.，LamResearch Corp.，Taiwan Technical Symposium，November，15，1994，然而许多先前技术方法需较多制造程序步骤或平坦化结构，使得制造程序复杂和成本较高。另外，其他制造程序方法依靠蚀刻技术及预先设定蚀刻深度然而此控制制作环境上十分困难。例如，电浆蚀刻过程的真或假气体外漏，来自泵和负载效应之后蒸气，这些将改变制造程序真空腔的化学蚀刻环境，造成蚀刻时间不易掌握，因此发展制造程序愈简单愈好并且提供不需临界深度的蚀刻是急需的。发展能降低制造成本且提升元件合格率的内连线与导体是一项挑战，特别是发展减少光阻步骤之法及提供最大合格率的最大制造程序限度，典型的在制造过程形成导体内连线于位元线和接触窗需要两道罩幕与蚀刻，另外导体接触与电极接触不是自行对准而限制其微小化，通过厚的绝缘层的接触窗产生高的方位比率(大于三)而造成接触蚀刻困难及蚀刻缺乏降低合格率。不会受微影技术限制的内连线尺寸制造程序的发展是另一项挑战。本专利技术的主要目的为提供一种能克服微影技术限制尺寸且减少罩幕步骤的有内连线和导体的集成电路制造方法。本专利技术的次一目的为提供一种具有高密度接触窗形成及内连线的集成电路制造方法。本专利技术的另一目的为提供一种具有高密度与低成本、简易制造程序、大的制造程序窗口的电容的动态随机存取记忆元件的制造方法。为完成上述的目的本专利技术提供一种新的具有高密度第一阶段接触与第一阶段内连线的半导体元件制造方法。此目的由下列步骤得到(1)形成绝缘的帽盖其顶端具有反反光性质的栅极电极与第一阶段内连线(2)使用高选择性的氮化硅以定义该绝缘帽盖(3)使用栅极电极上和第一绝缘层上的绝缘间隙壁形成自行对准第一与第二阶段的基板接触。简而言的，具有元件区与间隙壁绝缘区形成的半导体基板上的内连线制造方法，包括下列步骤提供一间隙壁栅极电极于元件区上。在栅极电极与导电结构的顶部表面形成由反反射氮化硅膜构成的第一绝缘帽盖层，接着由氮化硅组成的第一绝缘间隙壁形成于栅极电极的侧壁与导电结构的侧壁上。形成顶部绝缘层覆盖于栅极电极上的第一绝缘帽盖层，接着第一多晶硅层30、介电层26及第二绝缘帽盖层沉积于整个基板表面，定义光罩及选择性蚀刻第二绝缘层、介电层和栅极电极间的第一多晶硅层之上部形成具有第一侧壁的开孔。第二绝缘间隙壁形成于第一开孔的第一侧壁上，一顶部拴柱填满第一开孔形成接触至底部的拴柱形成通至源极的内连线。本专利技术的制造程序有许多超越先前技术的优点，第一，本专利技术的自行对准制造程序利用两组侧壁间隙壁使有较宽的接触开窗以利蚀刻形成接触窗(contact hole)，另外绝缘之间隙壁使其有小的接触窗方向比例，因此减小晶体单元受微影的限制。第一与第二绝缘帽盖层有反反射涂布能增进微影的性能使其能定义更小的接触窗。第三，本法在同个光罩步骤同时定义源极与漏极减少光罩步骤。最后，高选择性与高密度电浆蚀刻制造程序增进接触窗与储存电极的准确性。附图说明图1至图9为本专利技术的具有堆叠式电容的动态随机存取存储器的制造程序方法的截面图。本专利技术将配合图示详加以说明。本专利技术提供形成缩小的内连线的形成方法，另外本专利技术的方法可形成具小尺寸、高性能且易于制造的电容记忆单元。首先，形成场氧化区及场效晶体管结构，为了使更能了解本专利技术的制造程序只能详加以说明。第二使用两组间隙壁与两个反反射的氮化硅帽盖层定义内连线将由后详述。另外，基板表面意义是包括各层的表面顶部或半导体基板上的形成结构。如第1图所示，本法首先在基板中有晶体管元件于其上及绝缘区域4围绕的元件区制造一电容，此绝缘区域4也就是场氧化层4形成于半导体基板上用以定义主动区与绝缘区。较佳的基板为晶面是(100)的P型单晶硅，一十分厚的场氧化层4形成在主动区的周围作为隔离电性之用，此场氧化层由沉积于主动元件区域的厚的氧化硅(氧化垫)与更厚形成氧化位障的氮化硅层为罩幕然后以氧化所形成，较佳的厚度3000至5000埃。再以习用的湿蚀刻去除氧化硅位障与氧化垫后半导体晶体管元件形成于主动区域，最常用于动态随机存取存储器的元件为MOSFET，此元件首先以热氧化在主动区域形成薄的栅极氧化层3，较佳的厚度为70至90埃。已掺杂的多晶硅层6与栅极介电层10沉积于基板2上，该多晶硅层6为栅极且可以具有硅化金属，栅极介电层可由氧化硅形成，栅极介电层厚度范围为200至1000埃。如第1图所示，第一绝缘帽盖层12形成于栅极绝缘层10之上，帽盖层是栅极之上层或是用来做蚀刻位障的接触结构，此第一绝缘帽盖层12是由具反反射性质的氮化硅形成较佳，减少由帽盖层的反射的反反射性质可增进微影的解析度。氮化硅第一帽盖层12用SiH2Cl2与氨反应以LPCVD沉积，厚度较佳的范围是200至2000埃，1000埃更好，第一帽盖层12消光系数(K)介于0.3至0.本文档来自技高网...

【技术保护点】
一种在具有元件区域与间隙壁绝缘区域的半导体基板上制作内连线的方法，包含下列的步骤： ａ）提供空间栅极电极于该元件区域上及该导电结构于该绝缘区域上，该导电结构与栅极电极具有以反反射氮化硅薄膜组成的第一绝缘帽盖层形成于顶部表面，该栅极电极与该导电结构具有侧壁； ｂ）形成第一绝缘间隙壁，以氮化硅组成位于该栅极电极与该导电结构的侧壁上； ｃ）形成顶部绝缘层覆盖该第一绝缘帽盖层该栅极电极； ｄ）形成第一复晶层、介电层及第二绝缘帽盖层覆盖于基板表面； ｅ）定义光罩以高选择性蚀刻该第二绝缘层与介于该栅极电极与导电结构之间的介电层形成有第一侧壁的第一开孔；蚀刻位于该栅极电极与该导电结构间的第一多晶硅上部形成底部电极拴柱； ｆ）形成第二绝缘间隙壁于该第一开孔的该第一侧壁上；及 ｇ）形成顶部电极柱填满该第一开孔及形成接触至该底部电极因此形成该基板的该内连线。

【技术特征摘要】
1.一种在具有元件区域与间隙壁绝缘区域的半导体基板上制作内连线的方法，包含下列的步骤a)提供空间栅极电极于该元件区域上及该导电结构于该绝缘区域上，该导电结构与栅极电极具有以反反射氮化硅薄膜组成的第一绝缘帽盖层形成于顶部表面，该栅极电极与该导电结构具有侧壁；b)形成第一绝缘间隙壁，以氮化硅组成位于该栅极电极与该导电结构的侧壁上；c)形成顶部绝缘层覆盖该第一绝缘帽盖层该栅极电极；d)形成第一复晶层、介电层及第二绝缘帽盖层覆盖于基板表面；e)定义光罩以高选择性蚀刻该第二绝缘层与介于该栅极电极与导电结构之间的介电层形成有第一侧壁的第一开孔；蚀刻位于该栅极电极与该导电结构间的第一多晶硅上部形成底部电极拴柱；f)形成第二绝缘间隙壁于该第一开孔的该第一侧壁上；及g)形成顶部电极柱填满该第一开孔及形成接触至该底部电极因此形成该基板的该内连线。2.如权利要求1的方法还包含形成电容介电层与顶部电极层覆盖于上述的内连线因此形成电容与完成存储单元的制作。3.如权利要求1的方法，其中上述的栅极电极与上述的导电结构包含(1)栅极氧化层(2)导电层(3)栅极绝缘层与(4)第一绝缘帽盖层，该第一绝缘帽盖层是以具有反反射的氮化硅沉积形成，以低压化学气相沉积，反应物为SiH2Cl2与氨比值为2和4间，压力范围是100至500毫托耳温度范围为750℃至850℃，该第一绝缘帽盖层厚度范围为200埃至2000埃之间，消光系数为0.3至0.5。4.如权利要求1的方法，其中上述的第一帽盖层以二氧化硅层组成覆盖于氮化硅层上；及该氮化硅层的厚度范围约400-2000埃之间，该二氧化硅厚度为200-1000埃之间。5.如权利要求1的方法，其中上述的第一绝缘间隙壁以氮化硅组成，该氮化硅层的厚度范围约200-2000埃之间。6.如权利要求1的方法，其中上述的栅极电极的长度约为0.25-0.4微米之间，上述的第一绝缘间隙壁长度范围约0.2-0.35微米之间。7.如权利要求1的方法，其中上述的顶部绝缘层以硼磷硅玻璃组成，厚度范围约为1000-5500埃之间。8.如权利要求1的方法，其中上述的第一多晶硅层的厚度范围约为1000-6000埃之间。9.如权利要求1的方法，其中上述的介电层以二氧化硅组成，厚度范围约为500-2000埃之间。10.如权利要求1的方法，其中上述的第二绝缘帽盖层以具有反反射涂层的氮化硅组成，以SiH2Cl2与氨为反应物利用LPCVD制造程序形成，并且第一绝缘层的厚度范围为600-1800埃之间及消光系数约为0.3-0.5。11.如权利要求1的方法，其中上述的选择性蚀刻上述的第二绝缘帽盖层是为以高选择性蚀刻氮化硅；该高选择性蚀刻具有主要蚀刻与过度蚀刻步骤；该主要蚀刻步骤的压力范围介于280-320毫托耳之间，功率范围介于250至300瓦特之间，间隙壁为0.7至0.9公分之间，SF6的流量范围是60-80sccm，CHF3的流量范围是9至11sccm，He的流量范围是240-260sccm；及过度蚀刻步骤的压力范围为725至755毫托耳之间，功率范围介于180至200瓦特之间，间隙壁为0.9至1.1公分之间，SF6的流量范围是110-130sccm，CHF3的流量范围是9至11sccm，He的流量范围是18-22sccm。12.如权利要求1的方法，其中上述的第二绝缘间隙壁以硼磷硅玻璃组成。13.一种在具有元件区域与间隙壁绝缘区域的半导体基板上制作电容的方法，包含下列的步骤a)形成栅极氧化层覆盖于该基板及该绝缘区域上；b)形成第一导电层覆盖于该栅极氧化层之上；c)形成栅极介电层覆盖于该第一导电层上；d)形成第一绝缘帽盖层覆盖于栅极介电层之上；该第一绝缘帽盖层以反反射的氮化硅组成；e)定义该栅极氧化层、该第一导电层、栅极介电层、该第一绝缘层图案以形成空间栅极电极覆盖于该元件区域、该导电结构与该绝缘区域；f)形成第一绝缘间隙壁于该栅极电极与导电结构的侧壁上；该第一绝缘间隙壁以氮化硅组成；g)以该栅极电极与绝缘间隙壁作为罩幕植放杂质离子于上述的基板形成源极漏极；h)形成顶部绝缘层覆盖第一绝缘帽盖层，该第一绝缘帽盖层覆盖于该栅极电极之上；该顶部绝缘层为二氧化硅组成；i)形成第一复晶层、介电层、及第二绝缘帽盖层覆盖于上述结果的表面，该第二绝缘帽盖层为反反射的氮化硅组成；j)以罩幕及选择性蚀刻在该源极上的该第二绝缘帽盖层与在该源极上的该介电层形成有第一侧壁的第一开孔；蚀刻位于该源极之上的该第一多晶硅层之上部分形成底部电极栓柱；形成漏极接触至该浓掺杂漏极；k)形成第二绝缘间隙壁于该第一开孔的该第一侧壁之上；该第二绝缘间隙壁为二氧化硅组成；l)形成顶部电极栓柱填满该第一开孔以形成电性接触至该底部电极栓柱因此形成内连线至该源极；及m)形成电容介电层...

【专利技术属性】
技术研发人员：郑湘原，廖瑛瑞，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：71[中国|台湾]