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本发明提供一种缩小制作半导体元件内连线的方法，本法利用间隙壁的构成与蚀刻位障层（氮化硅层与高选择性蚀刻用以定义更小的内连线的开孔，第一间隙壁形成于栅极电极之上，接着第二间隙壁形成于位于栅极电极上的形成绝缘层中的储存电极窗的侧壁上，本发明的自...
该专利属于世界先进积体电路股份有限公司所有，仅供学习研究参考，未经过世界先进积体电路股份有限公司授权不得商用。

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