制造具有减反射膜的半导体存储装置的方法制造方法及图纸

通过降低光阻去除期间的减反射膜损失来取得改进的半导体装置外围电路区域中栅极结构尺寸的精确度，该光阻去除对应于在形成图形及离子注入期间，在核心存储单元区域中形成多个掩模。实施例包括依序蚀刻核心存储单元区域中叠层式栅极结构、光阻的剥除以及蚀刻从而在外围电路区域中形成栅极结构。然后，在核心存储单元区域中实施多次掩模与离子注入，随后剥除光阻涂层。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种制造半导体装置的方法，所述半导体装置具有尺寸精确的亚微米特征。尤其可将本专利技术应用于以大约0.15微米及0.15微米以下的设计规则，制造在外围电路区域具有尺寸精确的栅极结构的半导体装置。典型半导体装置包括一基底与该基底上的元件，如晶体管及/或存储单元。在该半导体基底上形成各种互连层将这些元件互相电连接并连接至外部电路。典型的传统制造技术包括在核心存储单元区域形成存储单元以及形成外围电路，对核心存储单元区域的特有构造的形成方法对外围电路区域的形成来说，往往不相称或未必最为适合。例如，传统方法需要在核心存储单元区域至少使用3个分立的光刻掩模，而在进行外围电路区域中栅极结构的图形形成(patterning)之前，从外围电路区域中的栅极层上的减反射膜(ARC)去除该光刻掩模。此种传统技术需要形成并去除用以蚀刻叠层栅结构的不同的光刻掩模，注入杂质离子以形成浅源极/漏极延伸部，以及注入杂质离子以形成中度或重度(浓)掺杂源极/漏极杂质区域。这些光刻掩模一般在外围电路区域形成栅极结构图形之前从外围电路区域去除。然而每次将光刻掩模从ARC剥除时，即会失去一部分ARC，从而在形本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，该半导体装置具有核心存储单元区域与外围电路区域，所述方法包括下列步骤： （ａ）在所述存储单元区域中形成第一栅极叠层，该第一栅极叠层依序包括： 隧道电介质层； 电荷储存电极层； 电介质层； 控制栅极层； 减反射膜（ＡＲＣ）； （ｂ）在所述外围电路区域中形成第二栅极叠层，该第二栅极叠层依序包括： 电介质层； 栅极层； ＡＲＣ； （ｃ）在所述核心存储单元与外围电路区域上沉积第一层光阻材料； （ｄ）在所述第一栅极叠层上形成第一光刻掩模； （ｅ）在以第一层光阻材料掩盖第二栅极叠层的情况下，蚀刻所述第一...

【技术特征摘要】
US 1999-10-13 09/417,1311.一种半导体装置的制造方法，该半导体装置具有核心存储单元区域与外围电路区域，所述方法包括下列步骤(a)在所述存储单元区域中形成第一栅极叠层，该第一栅极叠层依序包括隧道电介质层；电荷储存电极层；电介质层；控制栅极层；减反射膜(ARC)；(b)在所述外围电路区域中形成第二栅极叠层，该第二栅极叠层依序包括电介质层；栅极层；ARC；(c)在所述核心存储单元与外围电路区域上沉积第一层光阻材料；(d)在所述第一栅极叠层上形成第一光刻掩模；(e)在以第一层光阻材料掩盖第二栅极叠层的情况下，蚀刻所述第一栅极叠层，以产生至少一叠层栅极结构，其依序包括隧道电介质层；电荷储存电极层；栅极间电介质层；控制栅极层；ARC；(f)从所述核心存储单元区域去除所述第一光刻掩模并从所述外围电路区域去除所述第一层光阻材料；(g)在所述核心存储单元区域与外围电路区域上形成第二层光阻材料；(h)在所述第二栅极叠层上形成第二光刻掩模；(i)蚀刻所述第二栅极叠层以形成第二栅极结构，依序包括栅极电介质；栅极；ARC。2.如权利要求1所述的方法，包括在利用所述第二层光阻材料掩盖所述核心存储单元区域的同时执行步骤(i)。3.如权利要求1所述的方法，进一步包括(j)从所述外围电路区域去除所述第二光刻掩模并且从所述核心存储单元区域去除所述第二层光阻材料；(k)注入杂质以在所述核...

【专利技术属性】
技术研发人员：TC萧，MT瑞斯白，孙禹，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]