半导体装置及其制造方法制造方法及图纸

提供能够减少漏电流并且增加电容量的薄膜电容器。上部电极３及下部电极１是由选自ＴｉＮ，Ｔｉ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕ的金属或者金属氮化物中的至少一种构成的。电容绝缘膜２则２由选自利用原子层淀积（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：以下称为ＡＬＤ）法形成的ＺｒＯ↓［２］，ＨｆＯ↓［２］，（Ｚｒ↓［ｘ］，Ｈｆ↓［１－ｘ］）Ｏ↓［２］（０＜ｘ＜１），（Ｚｒ↓［ｙ］，Ｔｉ↓［１－ｙ］）Ｏ↓［２］（０＜ｙ＜１），（Ｈｆ↓［ｚ］，Ｔｉ↓［１－ｚ］）Ｏ↓［２］（０＜ｚ＜１）或者（Ｚｒ↓［ｋ］，Ｔｉ↓［ｌ］，Ｈｆ↓［ｍ］）Ｏ↓［２］（０＜ｋ，１，ｍ＜１并且ｋ＋１＋ｍ＝１）中的至少一种材料构成。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有薄膜电容的。另一方面，对于在同一芯片中形成逻辑单元和存储单元的逻辑混载DRAM，为了晶体管的高速化，逻辑单元的栅电极和源/漏扩散层区域需要用Co(钴)来硅化。但是，Co硅化层虽然能够实现低电阻化，但是在温度上升时Co硅化层中发生凝集，栅电极和扩散层的电阻值增加，因此在形成Co硅化层以后的工序中，不能提高工艺的处理温度。例如，在栅长度为0.15μm的一代产品中上限约为600度。因此，在逻辑混载DRAM的存储单元的电容绝缘膜中使用Ta2O5，在下部电极中使用多晶硅层时，多晶硅层的形成需要高温的工艺处理，逻辑单元的晶体管由于经过高温工艺而劣化，对于栅长度在0.15μm之后的产品中，在下部电极中不使用多晶硅层。因此，希望电容的电极更换为能够在不会引起Co硅化物凝集的500℃以下的低温中形成的金属或金属氮化物，具体地说是TiN，W或者Ru等电极。下面，对下部电极采用金属或金属氮化物、电容绝缘膜采用Ta2O5的以往的薄膜电容的制造方法进行说明。通过CVD或PVD法等形成TiN，W或者Ru等形成的下部电极，接着，通过热CVD法形成Ta2O5电容绝缘膜，然后，为了减小Ta2O5的电容的漏电流，进行500℃以上RTO(Rapid Thermal Oxidation)或者UV-O3氧化等后期退火。然后，例如用CVD或PVD法等形成由TiN形成的上部电极，并加工成所希望的形状，得到用Ta2O5层作为电容绝缘膜的MIM结构的薄膜电容器。图19为显示了在电容绝缘膜中使用Ta2O5、而下部电极和上部电极使用TiN时电极间电压(Vp)与漏电流的关系图。在图19中，表示了25℃、85℃、125℃时的漏电流，从该图中可以看出器件工作补偿温度在85℃以上时的漏电流显著增加。此外，研究了在LSI芯片中在LSI布线的上层形成高介电常数的薄膜电容器，作为退耦电容来使用。设置退耦电容是为了补偿由于电源和LSI布线间存在的寄生电感等产生的电压下降。图20显示了以往的退耦电容。如图20所示那样，在以往，一般使用在印刷基板91上安装的LSI芯片92的周边配置层叠的陶瓷电容器93、使之发挥退耦电容器功能的方法。但是，层叠的陶瓷电容器的共振频率约为80MHz的左右，LSI在达到数百MHz～数GHz的高速化的情况下，就不能进行充分的电荷补偿，产生达不到退耦电容器功能的问题。图21显示了用于解决该问题而建议的结构。在半导体装置的布线的上层形成高介电常数薄膜电容器，作为芯片上的退耦电容器来使用。如图21所示，在半导体装置的布线(接地线)94、布线(电源线)95的正上方，利用CVD法依次形成下部电极膜、电容绝缘膜、上部电极膜，加工成所要的形状，以形成由下部电极96、电容绝缘膜97、上部电极98构成的薄膜电容器，使该薄膜电容器作为退耦电容器99发挥作用。下部电极96和上部电极98中使用TiN，而电容绝缘膜97中则使用Ta2O5。另外，为了减小漏电流而在形成由Ta2O5构成的电容绝缘膜97之后，进行UV-O3的退火(500℃)。在半导体装置的布线的上层形成高介电常数薄膜电容作为退耦电容使用的情况下，通过使用芯片上技术(onchip)以及高介电常数电容，来满足低电感和大容量的要求。如上所述的在下部电极中使用TiN，W或者Ru等、在电容绝缘膜中使用Ta2O5的以往的薄膜电容器中，在形成Ta2O5层之后需要在造成漏电流大的氧化气氛中进行后期退火，通过该后期退火将下部电极层氧化而形成低介电常数层，因此存在即使将Ta2O5层薄膜化也不能得到大电容的问题。而且，通过后期退火的氧化在下部电极层中产生凹凸和剥离，因此引起成品率低下的问题。此外，如图21所示，在室温为25℃时不成为问题的漏电流值在升高到85℃、125℃的温度时，漏电流会随之增加，不能确保在器件动作补偿温度下足够的电容特性。此外，在半导体装置的最上层布线的上层中形成高介电常数薄膜作为退耦电容器的情况下，通过使用芯片上技术以及高介电常数电容，来满足低电感和大容量的要求，在目前的薄膜电容器的形成方法中存在问题。作为上述薄膜电容器的电容绝缘膜，建议用PVD法或CVD法形成Ta2O5、SrTiO3、(Ba，Sr)TiO3等。但是，在利用以往的PVD或者CVD形成方法中，要求用于得到具有高电容值的优质电容绝缘膜的成膜温度在400℃以上的高温。此外，为了减小漏电流需要在450℃以上在氧化氛围中后期退火。近年来，在布线中使用铜布线，因此，在布线层的上层形成上层电容的情况下一旦达到400℃以上的高温，会引起布线层的氧化，特性劣化和成品率低下的问题。即，在以往的薄膜电容形成方法中，不能实现与LSI的高速化对应的大电容和低电感的芯片上退耦电容器。本专利技术的目的是，提供一种电容器，在同一芯片上装载有逻辑单元和存储单元的半导体装置中，不会伴随着栅电极和源/漏扩散层区域中形成的硅化物层的劣化而使晶体管特性的劣化，并且，作为在存储单元中装载的DRAM单元的电容，能够实现大电容和低漏电流。此外，本专利技术的其它目的是提供通过形成布线层之后的工序(即比布线层更上面的层)来形成其电容的。此外，本专利技术的一种具有其栅电极和源/漏扩散层用高融点金属硅化的晶体管的半导体装置，其特征在于，在上述源/漏扩散层上形成的绝缘膜上，具有以选自ZrO2，HfO2，(Zrx，Hf1-x)O2(0＜x＜1)，(Zry，Ti1-y)O2(0＜y＜1)，(Hfz，Ti1-z)O2(0＜z＜1)或者(Zrk，Til，Hfm)O2(0＜k，l，m＜1并且k+l+m＝1)中的至少一种材料作为电容绝缘膜的MIM结构的电容。此外，本专利技术的特征在于，具有在布线上通过绝缘膜，以选自ZrO2，HfO2，(Zrx，Hf1-x)O2(0＜x＜1)，(Zry，Ti1-y)O2(0＜y＜1)，(Hfz，Ti1-z)O2(0＜z＜1)或者(Zrk，Til，Hfm)O2(0＜k，l，m＜1并且k+l+m＝1)中的至少一种材料作为电容绝缘膜的MIM结构的电容。此外，本专利技术的特征在于，形成电容的下部电极，在上述下部电极上利用原子层淀积法形成以选自ZrO2，HfO2，(Zrx，Hf1-x)O2(0＜x＜1)，(Zry，Ti1-y)O2(0＜y＜1)，(Hfz，Ti1-z)O2(0＜z＜1)或者(Zrk，Til，Hfm)O2(0＜k，l，m＜1并且k+l+m＝1)中的至少一种材料构成的电容绝缘膜，在形成上述电容绝缘膜之后利用原子层淀积法在形成温度以上的温度进行热处理。此外，本专利技术的特征在于，形成电容的下部电极，在上述下部电极上利用原子层淀积法形成以选自ZrO2，HfO2，(Zrx，Hf1-x)O2(0＜x＜1)，(Zry，Ti1-y)O2(0＜y＜1)，(Hfz，Ti1-z)O2(0＜z＜1)或者(Zrk，Til，Hfm)O2(0＜k，l，m＜1并且k+l+m＝1)中的至少一种材料构成的电容绝缘膜，在形成上述电容绝缘膜之后，利用原子层淀积法，在形成温度以上、并且在通过高融点金属硅化的上述栅电极及源/漏扩散层中不发生高融点金属硅化物凝集的温度以下，进行热处理。此外，本专利技术提供一种制造具有在布线上通过绝缘膜的MIM结构的电容的半导体装置的方法，其特征在于，包括形成上述电容的下部电极，在上本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具有以选自ＺｒＯ↓［２］，ＨｆＯ↓［２］，（Ｚｒ↓［ｘ］，Ｈｆ↓［１－ｘ］）Ｏ↓［２］，（Ｚｒ↓［ｙ］，Ｔｉ↓［１－ｙ］）Ｏ↓［２］，（Ｈｆ↓［ｚ］，Ｔｉ↓［１－ｚ］）Ｏ↓［２］或者（Ｚｒ↓［ｋ］，Ｔｉ↓［ｌ］，Ｈｆ↓［ｍ］）Ｏ↓［２］中的至少一种材料作为电容绝缘膜的金属－绝缘体－金属（ＭＩＭ）结构的电容，其中０＜ｘ＜１，０＜ｙ＜１，０＜ｚ＜１，０＜ｋ、ｌ、ｍ＜１并且ｋ＋ｌ＋ｍ＝１。

【技术特征摘要】
JP 2001-6-13 178539/20011.一种半导体装置，其特征在于，具有以选自ZrO2，HfO2，(Zrx，Hf1-x)O2，(Zry，Ti1-y)O2，(Hfz，Ti1-z)O2或者(Zrk，Til，Hfm)O2中的至少一种材料作为电容绝缘膜的金属-绝缘体-金属(MIM)结构的电容，其中0＜x＜1，0＜y＜1，0＜z＜1，0＜k、l、m＜1并且k+l+m＝1。2.如权利要求1所述的半导体装置，其特征在于，上述电容的电容绝缘膜是通过原子层淀积法形成的。3.如权利要求1或2所述的半导体装置，其特征在于，上述电容的下部电极和上部电极是由选自TiN，Ti，W，WN，Pt，Ir，Ru的金属或者金属氮化物中的至少一种构成的。4.一种半导体装置，具有其栅电极和源/漏扩散层用高融点金属硅化的晶体管，其特征在于，在上述源/漏扩散层上形成的绝缘膜上，具有以选自ZrO2，HfO2，(Zrx，Hf1-x)O2，(Zry，Ti1-y)O2，(Hfz，Ti1-z)O2或者(Zrk，Til，Hfm)O2中的至少一种材料作为电容绝缘膜的MIM结构的电容，其中0＜x＜1，0＜y＜1，0＜z＜1，0＜k、l、m＜1并且k+l+m＝1。5.如权利要求4所述的半导体装置，其特征在于，上述电容的电容绝缘膜是通过原子层淀积法形成的。6.如权利要求4或5所述的半导体装置，其特征在于，上述电容的下部电极和上部电极是由选自TiN，Ti，W，WN，Pt，Ir，Ru的金属或者金属氮化物中选择出的至少一种构成的。7.如权利要求6所述的半导体装置，其特征在于，上述电容是DRAM的单元电容。8.如权利要求7所述的半导体装置，其特征在于，上述DRAM的单元电容具有柱型结构、平面型结构、或者盒型结构。9.如权利要求8所述的半导体装置，其特征在于，具有上述柱型结构的单元电容的柱体内部最上层覆盖有上部电极，各上部电极通过公共电极布线连接。10.如权利要求9所述的半导体装置，其特征在于，上述高融点金属是钴或镍。11.一种半导体装置，其特征在于，具有在布线上通过绝缘膜以选自ZrO2，HfO2，(Zrx，Hf1-x)O2，(Zry，Ti1-y)O2，(Hfz，Ti1-z)O2或者(Zrk，Til，Hfm)O2中的至少一种材料作为电容绝缘膜的MIM结构的电容，其中0＜x＜1，0＜y＜1，0＜z＜1，0＜k、l、m＜1并且k+l+m＝1。12.如权利要求11所述的半导体装置，其特征在于，上述电容的电容绝缘膜是通过原子层淀积法形成的。13.如权利要求11或12所述的半导体装置，其特征在于，上述布线是电源布线和接地布线，上述电容的下部电极与上述电源布线或上述接地布线的任一方电连接，上述电容的上部电极与上述电源布线或上述接地布线的另一方电连接。14.如权利要求11所述的半导体装置，其特征在于，上述电容的下部电极和上部电极是由选自TiN，Ti，W，WN，Pt，Ir，Ru的金属或者金属氮化物中的至少一种构成的。15.一种半导体装置的制造方法，用于制造如权利要求1至3中任一项所述的半导体装置，其特征在于，包括形成上述电容的下部电极，在上述下部电极上利用原子层淀积法形成以选自ZrO2，HfO2，(Zrx，Hf1-x)O2，(Zry，Ti1-y)O2，(Hfz，Ti1-z)O2或者(Zrk，Til，Hfm)O2中的至少一种材料构成的电容绝缘膜，其中0＜x＜1，0＜y＜1，0...

【专利技术属性】
技术研发人员：饭塚敏洋，山本朝惠，户田麻美，山道新太郎，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]