用高介电系数膜的表面(横向)耐压结构制造技术

本发明专利技术提出一种用高介电系数薄膜覆盖于半导体表面作为实现最佳横向变通量的方法或辅助方法。此高介电系数的膜可以在半导体表面引入电通量，也可以在半导体表面取出电通量，也可以在一部分取出电通量而在另一部分引入电通量。利用最佳横向变通量可以制造横向高压器件，并可作为纵向高压器件的结边缘技术，又可防止在覆盖异位补偿杂质层的边界上强电场的产生。还可作为电通量进入衬底只占总通量极少部分时实现最佳横向变通量以制作器件的方法。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及横向高压器件的表面耐压区及纵向高压器件的结边缘区。
技术介绍
众所周知，表面(横向)高压器件的耐压区一般采用RESURF技术。由文献[X.B.Chen，et al.，“Optimization of the drift region of powerMOSFET’s with lateral structure and deep junctions”，IEEE Trans.E.D.Vol.ED-34，No.11，pp.2344-2350(1987)]可知，利用RESURF技术所做表面器件的击穿电压一般只能达到同衬底掺杂浓度下单边突变平行平面结的漂移区(实即上述耐压区)的击穿电压的70％，而且由此所做的横向MOST的导通电阻也很大。本专利技术人的专利U.S.Patent 5,726,469及U.S.Patent 6,310,365 B1中提出了用最佳表面横向掺杂做表面耐压区的方法，利用该方法可以做到表面击穿电压为同衬底掺杂浓度下单边突变平行平面结击穿电压的90％以上，而且由此所做的横向MOST的漂移区导通电阻也可以很小，该种耐压区还可以利用p型区与n型区的异位杂质补偿作用而达到，因此有可能与CMOS或BiCMOS工艺全兼容。在[X.B.Chen，et al.，“Theory of optimum design ofreverse-biased p-n junction using resistive field plates and variationlateral doping”，Solid-State Electronics，Vol.35，No.8，pp.1365-1370(1992)]中公布了与衬底掺杂(下面设为p-型)反型的表面耐压区(下面设为n型)的最佳掺杂密度。图1(a)示出用这种耐压层作叉指条图形的二极管的一个元胞的结构图，图中1代表p-型衬底区，2代表n+型接触区，3代表p+型接触区，4代表表面耐压层的n型区，A代表阳极，K代表阴极，耐压区是坐标x＝0到x＝L的一段区域。图1(b)的实线表示在一定距离L下为了得到最高击穿电压所需的最佳表面杂质电荷密度D，这里，D0＝qNBWpp，q代表电子电荷，Wpp代表同衬底(p-)浓度下单边突变平行平面结(n+-p-结)的耗尽层厚度，NB为衬底的受主浓度，而D0代表这时n+区的耗尽层电荷密度。图中所示是L＝2Wpp的情形，由此所得到表面耐压区可以承受同衬底单边突变平行平面结的击穿电压的95％。该图中的虚线5，6，7段代表用三段均匀表面杂质电荷来代替实线所表示的最佳情形。用这种三段近似所得的击穿电压只比实线所得的略低。图1(c)及图1(d)分别表示在最佳表面变掺杂的条件下表面的横向电场Ex及表面电位V的分布情况。图中的Ecrit及VBpp分别代表同衬度掺杂浓度下的单边突变平行平面结在击穿时的最大电场及击穿电压。图1(e)示意地画出了一种三段均匀表面杂质电荷的实施方法。在这里，表面耐压区有一个均匀施主密度的n型区4，其电荷密度超过图1(b)虚线中5段的最大电荷密度。在这个n型区4的顶部有一个薄的p型区8，它的受主密度也是均匀的，但并不全部覆盖于n型区4之上。在该图中p型区8覆盖最少的部分(即含图中A及A’点的部分)，n区4的施主电荷和p区8的受主电荷的共同作用产生的平均电荷密度等于图1(b)的三段近似的虚线段5。在该图的中间部分，p型区8有较多部分覆盖于n型区4之上，使得这一部分的施主电荷和受主电荷的共同作用产生的平均电荷密度等于图1(b)的三段近似的虚线段6。而在该图的右边部分，p型区8全部覆盖于n型区4之上，使得这一部分的平均电荷密度等于图1(b)的三段近似的虚线段7。这种方法就是上述的利用异位杂质补偿作用的方法。显然，作为近似的段数越多，则得到的击穿电压越接近于图1(b)实线达到的效果。但是上述的异位杂质补偿方法可能会在CMOS或BiCMOS工艺中没有合适的p型区8剂量或合适的n型区4剂量可用。此外，在深亚微米工艺的条件下，n型漂移区4本身就很薄，从而该区施主浓度很高，导致迁移率很小。因此用该技术做的横向n-MOST的比导通电阻很大。关于迁移率变小这点，可以从下面的粗略数值计算例子说明。对高压器件，n型区4的施主密度(单位面积的施主数)一般应为2·1012cm-2左右。n型区4的深度从2μm变到0.1μm时，对应的施主浓度则从1·1016cm-3变到2·1017cm-3，于是电子迁移率从1400cm2/V·s变到650cm2/V·s。再则，如n型区4上面有p型区8覆盖，则对应的n型区4厚度更小，比导通电阻更大。此外，正如在[X.B.Chen，“Lateralhigh-voltage devices using an optimized variational lateral doping”，Int.J.Electronics.Vol.83，No.3，pp.449-459(1996)]一文中所述，用图1(e)所示的补偿方法中，在p型区8的边界上，例如在图中的A点及A’点，会产生一个平行于半导体表面而垂直于p型条8的方向的电场，该电场也会使击穿电压略为下降。
技术实现思路
本专利技术之目的，在于避免上述缺点，利用高介电系数(highpermittivity diectric)材料的薄膜(以下简称HK膜)覆盖于半导体表面，它可以从某一个区域将电通量线引导到需要引入一定电通量线的半导体表面的某处，或反过来。这里所述高介电系数材料，是指它的介电系数εK＝Kε0远大于半导体的介电系数εS＝Sε0，其中ε0是真空介电系数，K及S分别代表高介电系数材料及半导体材料的相对介电系数。实际上，最佳表面耐压区是指在该表面耐压区对衬底的电通量D符合图1(b)的要求。因为只要符合这条要求，那么对耐压区之下的半导体区域在加电压V时的耗尽区的上部有同样的边界条件，从而有同样的解答，而这个电通量不一定非用电离杂质来产生不可。因此，本专利技术提供一种用于半导体器件的表面耐压区，所述半导体器件含有第一种导电类型的半导体衬底及一个与衬底相接触的重掺杂的第二种导电类型的半导体区或金属区的最大电位区，还有一个与衬底相联接的重掺杂的第一种导电类型的半导体区或金属区的最小电位区；所述表面耐压区位于衬底之顶部从最大电位区到最小电位区的区域，其特征在于所述表面耐压区至少包含一段覆盖在半导体表面的高介电系数的介质膜；所述覆盖在半导体表面的高介电系数的介质膜还可以有一段或多段在其顶部有导体，该导体可以是浮空的，也可以是连接到耐压区外部的一个电位端；所述表面耐压区还可以包含一段或多段净掺杂为第二种导电类型及/或第一种导电类型的半导体表面薄层，该表面薄层的杂质浓度及/或类型与衬底不一致；所述表面耐压区在最大电位处与最小电位处间加有接近反向击穿电压时，耐压区处处对衬底发出净的第一种符号的电通量，此电通量线的平均通量密度约从qNBWpp逐渐或阶梯式地下降，这里q代表电子电荷，NB代表衬底的杂质浓度，Wpp代表由该衬底形成的单边突变平行平面结在其击穿电压下的耗尽层厚度，通量密度系指在一段表面横向尺寸远小于Wpp而又大于该处表面耐压区厚度的面积内有效的总通量数除以该面积所得之值；该本文档来自技高网...

【技术保护点】
一种用于半导体器件的表面耐压区，所述半导体器件含有第一种导电类型的半导体衬底及一个与衬底相接触的重掺杂的第二种导电类型的半导体区或金属区的最大电位区，还有一个与衬底相联接的重掺杂的第一种导电类型的半导体区或金属区的最小电位区； 所述表面耐压区位于衬底之顶部从最大电位区到最小电位区的区域，其特征在于： 所述表面耐压区至少包含一段覆盖在半导体表面的高介电系数的介质膜； 所述覆盖在半导体表面的高介电系数的介质膜还可以有一段或多段在其顶部有导体，该导体可以是浮空的，也可以是连接到耐压区外部的一个电位端； 所述表面耐压区还可以包含一段或多段净掺杂为第二种导电类型及／或第一种导电类型的半导体表面薄层，该表面薄层的杂质浓度及／或类型与衬底不一致； 当所述表面耐压区在最大电位处与最小电位处间加有接近反向击穿电压时，耐压区处处对衬底发出净的第一种符号的电通量，此电通量线的平均通量密度约从ｑＮ↓［Ｂ］Ｗ↓［ＰＰ］逐渐或阶梯式地下降，这里ｑ代表电子电荷，Ｎ↓［Ｂ］代表衬底的杂质浓度，Ｗ↓［ＰＰ］代表由该衬底形成的单边突变平行平面结在其击穿电压下的耗尽层厚度，通量密度系指在一段表面横向尺寸远小于Ｗ↓［ＰＰ］而又大于该处表面耐压区厚度的面积内有效的总通量数除以该面积所得之值；该处表面耐压区的厚度指该处高介电系数的介质膜的厚度加该处的对衬底有不同掺杂的表面薄层的厚度； 所述的净的第一种符号的电通量线的符号是指此种电通量线和第二种导电类型的半导体的电离杂质产生的通量线的符号一致； 所述的净的第一种符号的平均电通量密度是指第一种符号的平均电通量密度减去与第一种符号相反的、第二种符号的平均电通量密度之值； 所述表面耐压区在上述净的第一种符号的平均电通量密度作用下，沿表面（横向）的电场从最大电位区指向最小的电位区，且其值从接近于零而逐渐或阶梯式增加； 所述的电通量密度包括表面耐压区中净掺杂为第二种导电类型或第一种导电类型的半导体表面薄层的电离杂质电荷所产生的电通量密度，也包括由高介电系数膜引起的电通量密度； 所述的高介电系数膜引起的电通密度是指该高介电系数的膜顶部没有导体所引起的电通量密度及／或该高介电系数的膜顶部有导体所引起的电通量密度； 所述的顶部没有导体的高介电系数的膜所引起的电通量密度是指在表面一小段距离处，在离最大电位区最近的一边的沿表面（横向）的电场乘以此边上的方块电容减去离最大电位区最远的一边的沿表面（横向）的...

【技术特征摘要】
1.一种用于半导体器件的表面耐压区，所述半导体器件含有第一种导电类型的半导体衬底及一个与衬底相接触的重掺杂的第二种导电类型的半导体区或金属区的最大电位区，还有一个与衬底相联接的重掺杂的第一种导电类型的半导体区或金属区的最小电位区；所述表面耐压区位于衬底之顶部从最大电位区到最小电位区的区域，其特征在于所述表面耐压区至少包含一段覆盖在半导体表面的高介电系数的介质膜；所述覆盖在半导体表面的高介电系数的介质膜还可以有一段或多段在其顶部有导体，该导体可以是浮空的，也可以是连接到耐压区外部的一个电位端；所述表面耐压区还可以包含一段或多段净掺杂为第二种导电类型及/或第一种导电类型的半导体表面薄层，该表面薄层的杂质浓度及/或类型与衬底不一致；当所述表面耐压区在最大电位处与最小电位处间加有接近反向击穿电压时，耐压区处处对衬底发出净的第一种符号的电通量，此电通量线的平均通量密度约从qNBWpp逐渐或阶梯式地下降，这里q代表电子电荷，NB代表衬底的杂质浓度，Wpp代表由该衬底形成的单边突变平行平面结在其击穿电压下的耗尽层厚度，通量密度系指在一段表面横向尺寸远小于Wpp而又大于该处表面耐压区厚度的面积内有效的总通量数除以该面积所得之值；该处表面耐压区的厚度指该处高介电系数的介质膜的厚度加该处的对衬底有不同掺杂的表面薄层的厚度；所述的净的第一种符号的电通量线的符号是指此种电通量线和第二种导电类型的半导体的电离杂质产生的通量线的符号一致；所述的净的第一种符号的平均电通量密度是指第一种符号的平均电通量密度减去与第一种符号相反的、第二种符号的平均电通量密度之值；所述表面耐压区在上述净的第一种符号的平均电通量密度作用下，沿表面(横向)的电场从最大电位区指向最小的电位区，且其值从接近于零而逐渐或阶梯式增加；所述的电通量密度包括表面耐压区中净掺杂为第二种导电类型或第一种导电类型的半导体表面薄层的电离杂质电荷所产生的电通量密度，也包括由高介电系数膜引起的电通量密度；所述的高介电系数膜引起的电通密度是指该高介电系数的膜顶部没有导体所引起的电通量密度及/或该高介电系数的膜顶部有导体所引起的电通量密度；所述的顶部没有导体的高介电系数的膜所引起的电通量密度是指在表面一小段距离处，在离最大电位区最近的一边的沿表面(横向)的电场乘以此边上的方块电容减去离最大电位区最远的一边的沿表面(横向)的电场乘以此边上的方块电容所得之值；所述的方块电容是指介质膜中平行于表面的电通量分量被该处平行于表面的电场分量所除所得之量；所述的顶部有导体的高介电系数的膜所引起的电通量密度是指在该处膜的顶部的电位减半导体表面的电位所得之值乘以该高介电系数的膜的比电容；所述的比电容是指该高介电系数膜的顶部与其下面的半导体表面之间的电位差除由此电位差引起的电通量密度所得之值。2.根据权利要求1所述的半导体器件的表面耐压区，其中所述的第一种导电类型的半导体衬底是p型半导体，第二种导电类型的半导体是n型半导体，第一种符号的电通量线的符号与正电荷产生的通量线符号一致，最大电位处具有最高电位，最小电位处具有最低电位，所述耐压区处处对衬底发出正的电通量。3.根据权利要求1所述的半导体器件的表面耐压区，其中所述的第一种导电类型的半导体衬底是n型半导体，第二种导电类型的半导体是p型半导体，第一种符号的电通量线的符号与负电荷产生的通量线符号一致，最大电位处具有最低电位，最小电位处具有最高电位，所述耐压区处处吸收来自衬底的正的电通量，亦即处处对衬底发出负的电通量。4.根据权利要求1所述的半导体器件的表面耐压区，所述的表面耐压区没有杂质浓度及类型与衬底不一致的薄层，所述的高介电系数的介质膜的顶部完全没有导体，所述的高介电系数的介质膜的方块电容从离开表面最大电位处开始不断或阶梯式地减小，直至表面最小电位处。5.根据权利要求1所述的半导体器件的表面耐压区，所述的表面耐压层区在靠近最大电位处有一段第二种导电类型的掺杂区，其单位面积的杂质数量超过NBWpp；所述的高介电系数的介质膜的顶部完全没有导体，所述的高介电系数的介质膜的方块电容从离开表面最大电位处开始不断或阶梯式地减小，直至表面最小电位处。6.根据权利要求1所述的...

【专利技术属性】
技术研发人员：陈星弼，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90[中国|成都]