轻薄叠层封装半导体器件及其制造工艺制造技术

一种叠层封装半导体器件（１０）包括：半导体芯片组件（１４ａ），它在密封到合成树脂外壳（１３）中之后通过抛光减小了厚度；以及半导体倒装片（１５），它通过埋藏在半导体倒装片（１５）下面的底层填料树脂层（２７）中的导电块（１９ｂ）电连接到半导体芯片组件（１４ａ）；半导体芯片组件（１４ａ）与半导体倒装片（１５）重叠，在所得结构被模塑到合成树脂外壳（２８）中之后，通过抛光使半导体倒装片的厚度减小；虽然半导体芯片组件和半导体倒装片的厚度都减小，但抛光是在半导体芯片密封到树脂中之后进行的，所以在抛光过程中半导体芯片（１１／１５）较少破裂。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造工艺，更具体地说，涉及将叠层半导体芯片密封在封装中的半导体器件及其制造工艺。为了减小电子装置的体积，制造商要使印制电路板又小又轻。一种途径是将多个半导体芯片相互堆叠成单一的半导体芯片。具有堆叠半导体芯片的半导体器件称为“叠层封装半导体器件”。叠层封装半导体器件有助于制造小的电子产品。叠层封装半导体器件特别适合于便携式电子产品，例如轻便电话和PDA(个人数字助理)。附图说明图1示出日本公开特许公报No.2001-223326中公开的叠层封装半导体器件的典型实例。标号1表示先有技术的叠层封装半导体器件。先有技术的叠层封装半导体器件包括主半导体倒装片2和辅助倒装片4。主半导体倒装片2安装在印制柔性带3上，而辅助倒装片4安装在印制膜5上。导电图案印制在印制柔性带3上，主半导体倒装片2在其焊盘处连接到所述导电图案上。同理，在所述膜5上形成导电图案，而辅助倒装片4的焊盘连接到所述导电图案上。印制膜5粘附在主倒装片2、使得主倒装片2与辅助倒装片4堆叠起来。膜5上的导电图案具有电极5a，而带3上的导电图案也具有电极3b。电极5a通过导线6与电极3b相连，而焊球7通过在柔性带3上形成的穿通孔与包括电极3b的导电图案相连。印制带3上的主倒装片2、印制膜5上的辅助倒装片4以及导线6被密封在合成树脂片中。这样，包括主和辅助倒装片2/4的先有技术叠层封装半导体器件1占用的面积比单个倒装片2和4所占用的总面积要小。虽然先有技术的叠层封装半导体器件有助于减小占用面积，但是，先有技术叠层封装半导体器件需要用于单独的倒装片2/4的印制膜3/5。印制带3和印制膜5都很厚，以致先有技术叠层封装半导体器件又厚又重。如果将先有技术的叠层封装半导体器件安装在台式电子产品中，其厚度和重量不是问题。但在便携式电子产品中，先有技术的叠层封装半导体器件的重量和厚度就是严重的问题了。本专利技术的另一个重要目的就是提供这种又轻又薄的叠层封装半导体器件的制造工艺。根据本专利技术的一个方面，提供一种叠层封装半导体器件，它包括半导体芯片组件，它包括由某种材料制成的密封外壳和由一种比所述某种材料更脆的半导体材料制成的半导体芯片，在所述芯片的第一表面上配备有密封在密封外壳内的第一组导电焊盘，其第二表面与第一表面反向，面对密封外壳的外部；设置在所述半导体芯片上并且在其某个表面上具有第二组导电焊盘的半导体元件；连接件，它电连接在从第一组中选出的某些导电焊盘和第二组的对应的导电焊盘之间并埋藏在与半导体芯片组件和半导体元件相接触的合成树脂片中；外壳，其中密封有半导体芯片组件、半导体元件和连接件；以及外部端子阵列，它们电连接到第一组的其余导电焊盘和第二组的其余导电焊盘。根据本专利技术的另一个方面，提供制造叠层封装半导体器件的工艺过程，它包括以下步骤a)制备半导体芯片组件的母体，包括用某种材料制成的密封外壳以及密封在该密封外壳中的用比所述某种材料更脆的半导体材料制成的半导体芯片，b)抛光所述密封外壳和半导体芯片，使得半导体芯片的表面暴露在密封外壳的外面、从而由所述母体制成半导体芯片组件，c)将该半导体芯片组件与电连接到该半导体芯片组件的半导体元件堆叠在一起，d)使所述半导体芯片组件和所述半导体元件构成叠层封装半导体器件。根据本专利技术的再一个方面，提供一种叠层封装半导体器件，它包括半导体芯片组件，该半导体芯片组件包括具有空心空间的密封外壳、密封在所述密封外壳中并具有暴露于所述空心空间的第一表面上的第一组导电焊盘的半导体芯片以及连接件，所述连接件形成在所述空心空间中并具有暴露于密封外壳外部的导电图案和在所述第一组导电焊盘和所述导电图案之间作选择性连接的导线；堆叠在所述半导体芯片组件上的半导体元件，它具有通过其他导线选择性地连接到所述导电图案的第二组导电焊盘；外部端子阵列，它们选择性地电连接到第一组导电焊盘和第二组导电焊盘；合成树脂外壳，其中密封有半导体芯片组件和半导体元件，所述外部端子阵列暴露在合成树脂外壳的外部。参阅图2，实现本专利技术的叠层封装半导体器件10包括半导体芯片组件14a，半导体倒装片15，层间连接件14b，球栅阵列14c，导线25和合成树脂外壳28。半导体芯片组件14a通过粘接剂层20粘着在球栅阵列14c上，信号和电源电压通过导电球23输送到半导体芯片组件14a中的半导体倒装片11上。电源电压和其它信号通过导电球23、导线25、密封外壳13上表面的导电图案24输送到半导体倒装片15上。在此实例中，导线25用金制成。半导体倒装片15翻转、使得导电焊盘26朝下。半导体倒装片11具有导电图案17，后者通过层间连接件14b电连接到半导体倒装片15的导电焊盘26。这样，半导体倒装片15通过层间连接件14b与半导体芯片11电连接，并通过层间连接件14b和导线25与球栅阵列14c电连接。半导体芯片组件14a、层间连接件14b、半导体倒装片15以及导线25都密封在合成树脂外壳28中。导电图案17包括多条相互电隔离的导电带，导电图案24也具有多条相互电隔离的导电带。半导体芯片组件14a包括半导体倒装片11、底层填料树脂层12、合成树脂密封外壳13、导电图案17/18/24以及导电块19a。半导体倒装片11埋藏在密封外壳13中。不过，密封外壳13形成有凹进部分，并且设置在半导体倒装片11上表面的导电焊盘16暴露在凹进部分，如图所示。密封外壳13用半导体用途的环氧树脂制成，所述环氧树脂的玻璃转换温度为150℃。密封外壳13的机械强度应足够大，能使金属线接合时和金属线接合后导电图案24保持稳定。底层填料树脂层12充填在合成树脂外壳13中形成的凹部，导电图案17/18以及导电块19a内置于底层填料树脂层12中。导电图案17用作与半导体倒装片15的互连，导电图案18用于测试，即，用于对半导体倒装片11作诊断。导电图案17/18暴露于底层填料树脂层12的主表面之一，与半导体芯片组件14的上表面基本上共平面。导电块19a与导电图案17相接触，暴露于底层填料树脂层12的另一主表面。导电块19a与半导体倒装片11的导电焊盘16对准。这样，导电图案17通过导电块19a与导电焊盘16电连接，导电焊盘16又与半导体倒装片11中的集成电路电连接。底层填料树脂层12将导电块19a固定在导电焊盘16和导电图案17上，并防止半导体倒装片11受到污染和机械损坏。半导体芯片组件14a通过层间连接件14b与半导体芯片堆叠。层间连接件14b包括底层填料树脂层27和导电块19b。底层填料树脂层12上面叠加另一底层填料树脂层27，而埋在另一底层填料树脂层27中的导电块19b提供导电图案17和半导体倒装片15上的导电焊盘26之间的信号通路。导电焊盘26和半导体倒装片15的下表面用底层填料树脂层27覆盖。底层填料树脂层27紧密附着到底层填料树脂层12，并防止半导体倒装片15受到污染和机械损坏。球栅阵列14c包括阻焊剂层21、导电布线图案22和导电球23。半导体芯片组件14a通过粘接剂层20附着在阻焊剂层21上表面的中心区域，导电图案22形成在阻焊剂层21上表面的周边区域。导电球23部分埋置在阻焊剂层21中并从阻焊剂层21的反向表面凸出。导电图案22包括多个导电带。合成树脂外壳28由用于半导体用途的本文档来自技高网...

【技术保护点】
一种叠层封装半导体器件（１０；３１；３５；３７；３８；３９；５０；５３；５５；５６；５７；６０），它包括：设置在另一半导体元件之上的半导体元件（１５；３６；１５ｂ／１５ｃ；３６ａ／３６ｂ；５４；５４ａ／５４ｂ）；所述半导体元件和所述另一半导体元件被密封于其中的外壳（２８）；以及电连接到所述半导体元件和所述另一半导体元件的外部端子阵列（１４ｃ；３１ａ），其特征在于：所述半导体元件由半导体芯片组件（１４ａ，４０，５２）实现，所述半导体芯片组件（１４ａ，４０，５２）包括由某 种材料制成的密封外壳（１３）和由比所述某种材料脆的半导体材料制成的半导体芯片（１１；１１ｅ），所述半导体芯片组件（１４ａ，４０，５２）在其第一表面上配备有第一组导电焊盘（１６）、被密封在所述密封外壳中并且具有与所述第一表面反向的暴露在所述密封外壳（２８）外部的第二表面，以及所述叠层封装半导体器件还包括：设置在所述半导体芯片组件（１４ａ；４０；５２）和所述半导体元件（１５；３６；１５ｂ／１５ｃ；３６ａ／３６ｂ；５４；５４ａ／５４ｂ）之间的连接件（１４ｂ），用来将从所述第 一组选出的某些导电焊盘（１６）连接到所述半导体元件（１５；３６；１５ｂ／１５ｃ；３６ａ／３６ｂ；５４；５４ａ／５４ｂ）某一表面上第二组的对应的导电焊盘（２６）上，所述连接件埋藏在合成树脂片（２７）中、与所述半导体芯片组件（１４ａ；４０；５２）和所述半导体元件（１５；３６；１５ｂ／１５ｃ；３６ａ／３６ｂ；５４；５４ａ／５４ｂ）保持接触。...

【技术特征摘要】
JP 2002-3-19 76114/021.一种叠层封装半导体器件(10；31；35；37；38；39；50；53；55；56；57；60)，它包括设置在另一半导体元件之上的半导体元件(15；36；15b/15c；36a/36b；54；54a/54b)；所述半导体元件和所述另一半导体元件被密封于其中的外壳(28)；以及电连接到所述半导体元件和所述另一半导体元件的外部端子阵列(14c；31a)，其特定在于所述半导体元件由半导体芯片组件(14a，40，52)实现，所述半导体芯片组件(14a，40，52)包括由某种材料制成的密封外壳(13)和由比所述某种材料脆的半导体材料制成的半导体芯片(11；11e)，所述半导体芯片组件(14a，40，52)在其第一表面上配备有第一组导电焊盘(16)、被密封在所述密封外壳中并且具有与所述第一表面反向的暴露在所述密封外壳(28)外部的第二表面，以及所述叠层封装半导体器件还包括设置在所述半导体芯片组件(14a；40；52)和所述半导体元件(15；36；15b/15c；36a/36b；54；54a/54b)之间的连接件(14b)，用来将从所述第一组选出的某些导电焊盘(16)连接到所述半导体元件(15；36；15b/15c；36a/36b；54；54a/54b)某一表面上第二组的对应的导电焊盘(26)上，所述连接件埋藏在合成树脂片(27)中、与所述半导体芯片组件(14a；40；52)和所述半导体元件(15；36；15b/15c；36a/36b；54；54a/54b)保持接触。2.如权利要求1所述的叠层封装半导体器件，其特征在于所述外壳(28)允许所述半导体元件(15；36；15b/15c；36a/36b；54；54a/54b)的、与所述某个表面反向的另一表面暴露到其外部。3.如权利要求2所述的叠层封装半导体器件，其特征在于所述半导体元件是半导体倒装片(15，15b/15c)。4.如权利要求3所述的叠层封装半导体器件，其特征在于所述半导体倒装片(15，15b/15c)的半导体衬底比所述外壳(28)脆。5.如权利要求3所述的叠层封装半导体器件，其特征在于还包括设置在所述半导体芯片组件(14a；40；52)之上的另一半导体倒装片(15c)，并且具有在其某一表面上的、通过所述连接件(14b)电连接到所述第一组的某些导电焊盘(16)的第三组导电焊盘以及与所述某表面反向并暴露在所述外壳(28)外部的另一表面。6.如权利要求2所述的叠层封装半导体器件，其特征在于所述半导体元件是结构上与所述半导体芯片组件类似的另一半导体芯片组件(36；36a/36b；54；54a/54b)。7.如权利要求6所述的叠层封装半导体器件，其特征在于还包括设置在所述半导体芯片组件(14a；52)上的另一半导体芯片组件(36a/36b；54a/54b)，并具有通过所述连接件(14b)电连接到所述第一组的其他某些导电焊盘的第三组导电焊盘。8.如权利要求1所述的叠层封装半导体器件，其特征在于所述半导体芯片组件(14a；40；52)还包括另一合成树脂片，后者以这样的方式充填在形成于所述密封外壳(13)中的凹部、使得所述第一组的导电焊盘(16)从中暴露出来，第一导电图案(17/24)，它形成在所述另一合成树脂片(12)的外表面上并连接到所述连接件(14b)，以及第一导电件(19a)，它连接在所述第一组的某些导电焊盘(16)和所述第一导电图案(17/24)之间并埋藏在所述另一合成树脂片(12)中。9.如权利要求8所述的叠层封装半导体器件，其特征在于所述半导体芯片组件(40)还包括另一半导体芯片(11f)，它密封在所述密封外壳(13)中并具有选择性地连接到所述连接件(14b)和所述外部端子阵列(31a)的第三组导电焊盘。10.如权利要求8所述的叠层封装半导体器件，其特征在于所述半导体芯片组件(14a；52)还包括第二导电图案(18)，后者形成在所述另一合成树...

【专利技术属性】
技术研发人员：前田武彦，野纯，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]