【技术实现步骤摘要】
本专利技术涉及一种具有在高度上有差异的标准格子混合配置的标准格子(cell)型半导体集成电路器件。
技术介绍
在标准格子型半导体集成电路器件中，为了要把许多的标准格子以高密度紧密地安排起来，把它们设计成具有相同的高度。要实现标准格子的高集成度，把高度做低是有效的。但是，当需要用于高速工作的大尺寸晶体管时，就需要排列且并联连接的许多小尺寸晶体管以形成大尺寸晶体管。当排列且并联连接的多个晶体管形成大尺寸晶体管时，每个格子具有比高度更高的前面宽度，即是长方形的。结果，产生更多的无效部分区域。在n-沟道和p-沟道MOS晶体管中，它们包括SDG(源、漏和栅)区，和在p势阱和n势阱间的边界。所以，具有比前面宽度更高的格子，即纵长的格子，在构成大尺寸晶体管中就面积而论是有效的。当在同一行中排列在格子高度上有极大差的标准格子时，在具有低格子高度的标准格子中在p势阱和n势阱之间的边界位置与具有高格子高度的边界位置是不同的。这造成在同一行中难以排列在格子高度上差异的标准格子。因此，在一行中，只排列了具有相同高度的标准格子。在具有相同格子高度的标准格子中，形成了小尺寸的晶体管。在格...
【技术保护点】
【技术特征摘要】
1.一种标准格子型半导体集成电路器件，其特征在于，包括第一格子单元，在其中排列多个第一标准格子，每个格子有第一格子高度并有在其中形成的诸第一晶体管；以及第二格子单元，在其中排列多个具有与所述第一格子高度不同的第二格子高度的第二标准格子，在包括诸标准格子的多个第二标准格子中形成它的特性与所述第一晶体管的特性相同的诸第二晶体管。2.如权利要求1所述的器件，其特征在于，所述诸第一和第二晶体管通过制作实际上是相同的栅宽度，源和漏的面积，以及晶体管的形状使其在实际上具有相同的特性。3.如权利要求1所述的器件，其特征在于，所述第一和第二格子的格子高度是在垂直于排列第一或第二标准格子方向的方向上标准格子的外形尺寸。4.如权利要求1所述的器件，其特征在于，所述各第一和第二晶体管是由n沟道MOS晶体管和p沟道MOS晶体管配制成的CMOS晶体管组成的。5.如权利要求4所述的器件，其特征在于，所述CMOS晶体管组成的所述第二晶体管的p沟道MOS晶体管包括一个在该MOS晶体管周围形成的隔离区。6.如权利要求1所述的器件，其特征在于，其中在形成所述第二晶体管所述第二标准格子构成重发器，它缓冲放大提供给任一所述多个第一标准格子的信号。7.一种标准格子型半导体集成电路器件，其特征在于，包括第一格子单元，在其中排列了多个第一标准格子，每个格子具有第一格子高度，并有在其中形成的第一晶体管；第二格子单元，在其中排列多个具有与所述第一格子高度不同的第二格子高度的第二标准格子，在包括诸标准格子的多个第二标准格子中形成它的特性与所述第一晶体管的特性相同的诸第二晶体管；第一电源供给线，它是沿着所述多个第一标准格子形成的，且向所述多个第一标准格子施加第一电源供给电压；第二电源供给线，它是沿着所述多个第二标准格子形成的，且向所述多个第二标准格子施加不同于所述第一电源供给电压的第二电源供给电压；以及第三电源供给线，它是沿所述第二电源供给线形成的，且向在其中形成所述第二晶体管的所述多个标准格子的部分施加所述第一电源供给电压。8.如权利要求7所述的器件，其特征在于，所述诸第一和第二晶体管通过制作实际上是相同的栅宽度，源和漏区的面积，以及晶体管的形状使其在实际上具有相同的特性。9.如权利要求7所述的器件，其特征在于，所述第一和第二格子的格子高度是在垂直于排列第一或第二标准格子方向的方向上标准格子的外形尺寸。10.如权利要求7所述的器件，其特征在于，所述第一和第二晶体管是由n沟道MOS晶体管和p沟道MOS晶体管配制成的CMOS晶体管组成的。11.如权利要求10所述的器件，其特征在于，所述CMOS晶体管组成的所述第二晶体管的p沟道MOS晶体管包括一个在该MOS晶体管周围形成的隔离区。12.如权利要求7所述的器件，其特征在于，在其中形成所述第二晶体管的所述第二标准格子构成的重发器，它缓冲放大提供给任一所述多个第一标准格子的信号。13.一种标准格子型半导体集成电路器件，其特征在于，包括第一格子单元，在其中排列多个第一标准格子，每个格子有第一格子高度并有在其中形成的诸第一晶体管；...
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