非易失半导体存储装置制造方法及图纸

一种非易失半导体存储装置，其特征在于，包括：存储晶体管；在该存储晶体管上交替层积的绝缘层及金属层；设在各所述绝缘层上的接触孔；埋入该接触孔、用于电连接上下方向邻接的金属层的金属塞；由最上层的金属层构成的位线，　　　　分别设于所述绝缘层上的接触孔上下方向对位形成，且根据设于所述各绝缘层中某一绝缘层的接触孔及金属塞的有无，切换所述存储晶体管是否连接在所述位线上。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及非易失半导体存储装置，尤其是涉及应用了多层金属工艺的非易失半导体存储装置。
技术介绍
目前，通过切换掩模进行程序写入的掩模ROM(Read Only Memory存储器)是众所周知的。掩模ROM的方式中，有(1)按照有无扩散层切换是否将存储晶体管与位线连接的扩散层掩模切换方式，(2)根据是否在其沟道区域进行了离子注入来切换存储晶体管的导通状态的离子注入掩模切换方式，(3)根据有无接触来切换是否将存储晶体管连接在位线上的接触掩模切换方式。通常，掩模ROM是在有用户订货时，进行程序写入程序，故该程序写入工序越接近掩模ROM的制造工序的最终工序，越可缩短TAT(转向时间Turn Around Time)。也就是说，可缩短订货到交货的期限。上述掩模ROM方式中，(1)的扩散掩模切换方式由于扩散工序是在掩模ROM的制造工序的初期进行，故不利于缩短TAT。而(2)的离子注入掩模切换方式中，程序写入用的离子注入工序可在ROM制造工序的后期进行，可缩短TAT。但是，在对应用多层金属工艺的掩模ROM采用该方式时，为了将离子注入存储晶体管的沟道区域，必须以高加速能进行离子注入，使多层层积的绝缘层贯通，或在将绝缘层进行某种程度蚀刻后，进行离子注入，以可由较低加速能进行离子注入，会使工序复杂化。与(3)的接触掩模切换方式相关，在下述专利文献1中公开了根据有无接触进行程序的非易失半导体存储装置。专利文献1为特开2002-230987号公报。
技术实现思路
本专利技术谋求缩短应用多层金属工艺的掩模ROM的TAT。谋求这种掩模ROM的高速化和高集成化。本专利技术提供一种应用多层金属工艺的掩模ROM，根据有无设在各绝缘层的接触孔来切换是否将存储晶体管连接在位线上，进行程序设计，尤其是具有设在各绝缘层的接触孔及埋入该接触孔的金属塞上下方向对准堆栈的结构即具有栈式接触结构(Stacked Contact Structure)。附图说明图1是本专利技术实施例的掩模ROM的电路图；图2是图1所示的掩模ROM的存储单元阵列的配置图；图3是图2的X-X线剖面图；图4是图2的Y-Y线剖面图；图5是第二接触切换方式下图2的Y-Y线剖面图；图6是说明栈式接触结构的形成方法的剖面图。具体实施例方式下面参照附图详细说明本专利技术的实施例。图1是本专利技术实施例的掩模ROM的电路图；图2是图1所示的掩模ROM的存储单元阵列的配置图；图3是图2的X-X线剖面图；图4是图2的Y-Y线剖面图。如图1所示，该掩模ROM具有存储单元阵列100、行地址译码器101、列地址译码器102、输出缓冲器103。该掩模ROM可以是单体，也可以作为程序存储器内装于微机或逻辑等LSI中，存储单元阵列100中行列配置有多个存储晶体管。在图1及图2中，仅显示了存储单元阵列100的四个存储晶体管MT1、MT2、MT3、MT4。存储晶体管MT1、MT2、MT3、MT4都是N沟道型MOS晶体管。另外，存储晶体管MT1、MT2、MT3、MT4也可以是P沟道型。多个字线WL配置在行方向上。这些字线WL连接在行地址译码器101上。该行地址译码器101根据行地址数据自多个字线WL中选择一根字线WL。这些字线WL由多晶硅层或多侧面(ポリサイド)层构成。多个位线BL配置在列方向。这些位线BL连接在列地址译码器102上。该列地址译码器102根据列地址数据自多个位线BL中选择一根位线BL。这些位线BL由第三层金属层构成，覆盖存储晶体管MT1、MT2、MT3、MT4而配置。存储晶体管MT1、MT2、MT3、MT4各自配置在位线BL和字线WL交叉的区域。各存储晶体管MT1、MT2、MT3、MT4的栅由对应的字线WL构成。各存储晶体管MT1、MT2、MT3、MT4的源区各自通过第一接触孔FC1共通连接在供给电源电压Vdd(也可以是接地电位Vss)的电源线VL上。是否将存储晶体管MT1、MT2、MT3、MT4的漏区连接在对应的位线BL上，根据第三接触孔TC的有无进行切换。例如，存储晶体管MT1由于具有第三接触孔TC，故通过后述的埋入第三接触孔TC的W塞26连接在对应的位线BL上，而存储晶体管MT2由于没有第三接触孔TC，故不连接在对应的位线BL上。同样，存储晶体管MT3也由于没有第三接触孔TC，故不连接在对应的位线BL上。存储晶体管MT4由于具有第三接触孔TC，故通过后述的埋入第三接触孔TC的W塞26连接在对应的位线BL上。下面，参照图3的剖面图进一步详细说明上述存储晶体管MT1。在硅衬底这样的半导体衬底10上形成分离晶体管用的场氧化膜11、12。在场氧化膜11、12之间的半导体衬底10上形成栅绝缘膜13。在该栅绝缘膜13上形成作为栅的字线WL。在与该字线WL的一侧邻接的半导体衬底10的表面形成由N+型层14及N-型层15构成的源区。在与字线WL的相反侧邻接的半导体衬底10的表面上形成由N+型层16及N-型层17构成的漏区。也就是说，存储晶体管MT1具有LDD(轻掺杂漏极Lightly Doped Drain)结构。其它存储晶体管也相同。然后，在该存储晶体管MT1上作为层间绝缘层形成第一绝缘层18。该第一绝缘层18上形成两个第一接触孔FC1、FC2。第一接触孔FC1开口而露出源区，并埋入W塞19。这里，所谓W塞是指埋入接触孔的钨(W)。另一第一接触孔FC2埋入W塞20。在W塞19上形成电源线VL，该电源线VL通过W塞19与存储晶体管MT1的源区电连接。在W塞20上形成第一金属层21，该第一金属层21通过W塞20，与存储晶体管MT1的漏区电连接。第一金属层21在第一接触孔FC2的周围具有规定的外延。在电源线VL、第一金属层21上作为层间绝缘膜形成第二绝缘层22。在第二绝缘层22上形成第二接触孔SC。该第二接触孔SC开口而露出第一金属层21的表面，并埋入W塞23。另外，在W塞23上形成第二金属层24，该第二金属层24通过W塞23与下层的第一金属层21电连接。该第二金属层24在第二接触孔SC的周围具有规定的外延。第二金属层24上作为层间绝缘膜形成第三绝缘层25。在第三绝缘层25上可形成第三接触孔TC，根据该第三接触孔TC的有无切换存储晶体管MT1是否连接在第三层金属层的位线BL上。该存储晶体管MT1形成有第三接触孔TC。也就是说，该第三接触孔TC开口而露出第二金属层24的表面，并埋入W塞26。在W塞26上形成位线BL。因此，存储晶体管MT1的漏区通过W塞20、W塞23及W塞26电连接在位线BL上。在上述结构中，第一接触孔FC、第二接触孔SC、第三接触孔TC及埋入各接触孔的W塞20、23、26上下方向对位排列。将这样接触堆栈的结构称作栈式接触结构。根据该栈式接触结构，在多层金属结构中，可使接触区域的图案面积最小。另外，在该栈式接触结构中，最好使第二接触孔SC及第三接触孔TC的尺寸大于第一接触孔FC2的尺寸。由此，可使多层金属结构的接触电阻极小，可实现掩模ROM的高速化。第一接触孔FC2通过形成小尺寸，可使存储晶体管MT1微细化。这里，接触孔的尺寸以开口的大小定义。通常，接触孔由干式蚀刻形成，故若比较其底部和顶部，则顶部尺寸大，但这里的尺寸大小是以底部或顶部某一处来进行比较的。例如，若第一接触孔FC2的顶部的接触尺寸为d本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失半导体存储装置，其特征在于，包括存储晶体管；在该存储晶体管上交替层积的绝缘层及金属层；设在各所述绝缘层上的接触孔；埋入该接触孔、用于电连接上下方向邻接的金属层的金属塞；由最上层的金属层构成的位线，分别设于所述绝缘层上的接触孔上下方向对位形成，且根据设于所述各绝缘层中某一绝缘层的接触孔及金属塞的有无，切换所述存储晶体管是否连接在所述位线上。2.如权利要求1所述的非易失半导体存储装置，其特征在于，根据设于所述最上层的绝缘层的接触孔及金属塞的有无，切换所述存储晶体管是否连接在所述位线上。3.如权利要求1所述的非易失半导体存储装置，其特征在于，设于所述最上层的绝缘层的接触孔的尺寸大于设在下层的所述绝缘层的接触孔的尺寸。4.如权利要求2所述的非易失半导体存储装置，其特征在于，设于所述最上层的绝缘层的接触孔的尺寸大于设在下层的所述绝缘层的接触孔的尺寸。5.一种非易失半导体存储装置，其特征在于，包括存储晶体管；形成于该存储晶体管上的第一绝缘层；设于该第一绝缘层上的第一接触孔；埋入该第一接触孔的第一金属塞；形成于该第一金属塞上的第一金属层；形成于该第一金属层上的第二绝缘层；设于该第二绝缘层的第二接触孔；埋入该第二接触孔的第二...

【专利技术属性】
技术研发人员：高桥秀一，鹿仓文子，森真也，山田顺治，山田裕，谷口敏光，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：