一种积体内存电路，其包括： 一半导体基底，具有一半导体基底平坦表面； 一内存胞元数组，形成于该半导体基底表面，该内存胞元数组系具有位线及字符线，该等位线及字符线连接该等内存胞元，该等位线系利用一材料形成，该材料不同于该半导体基底之一材料，且具有一位线最上平面； 一控制电路，形成于该半导体基底表面，用以控制该内存胞元数组，其中，该等位线及该等字符线系延伸至该控制电路中；以及 其中，该等位线系相对于该半导体基底地凹陷下去，藉以使该位线最上平面及该半导体基底平坦表面间之一差异能够小于一预定数值。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术系有关于积体内存电路。特别是，本专利技术系有关于所谓的氮化物只读存储器(NROM memory)，其乃是基于储存信息的介电层。
技术介绍
在下列技术出版物中，”Can NROM，two-bit，trapping storageNVM cell，give a real challenge to floating gate cells？”，B.Eitan et al.，International Conference on Solid StateDevices and Materials，Tokyo，1999，一种内存电路已经被揭露出来，其具有一个氮化物只读存储器(NROM)胞元数组。这个氮化物只读存储器(NROM)的概念乃是基于氧化物/氮化物/氧化物(ONO)介电层的电荷储存的一个双位闪存(Flash)胞元。氧化物/氮化物/氧化物(ONO)乃是表示氧化物(Oxide)/氮化物(Nitride)/氧化物(Oxide)。其中，一个内存胞元乃是利用一种独特方法感应这个陷入电荷(trapped charge)，藉以储存两个实体分离的位。另外，一个内存胞元的程序乃是利用信道热电子射入法(Channel Hot ElectronInjection)执行、而一个内存胞元的去除则是利用穿隧加强的热电洞射入法(Tunneling enhanced Hot Hole Injection)执行。一般而言，一个氮化物只读存储器(NROM)胞元乃是一个N型信道的金氧半场效晶体管(MOSFET)装置，其中，这个闸极介电层会利用夹在两氧化硅层中间的陷入材料(氮化物)取代。这即是先前所述的氧化物/氮化物/氧化物(ONO)结构。其中，上氧化物及下氧化物均会大于1及5奈米(nm)，藉以避免任何直接穿隧现象(directtunneling)。另外，电荷会储存在紧邻N+接面的氮化物层。另外，各个氮化物只读存储器(NROM)会具有一个源极区域、一个汲极区域、及在这个源极区域及这个汲极区域中间延伸的一个信道区域。在这种习知技术的内存胞元中，邻近内存胞元的这些汲极区域，一方面，及这些源极区域，另一方面，会利用所谓的”位线”进行连接，其乃是这个半导体基底材料内的高度掺质区域。一般而言，习知技术会使用P型掺质的半导体基底。另外，这些位线则可以利用重度掺质的N型区域实现。在这些重度掺质的N型区域上方，习知技术亦会提供一层绝缘目的的氧化物，亦即位线氧化物。这类位线可以称为”埋入”位线。在这个信道区域上方，习知技术则会铺上这个氧化物/氮化物/氧化物(ONO)结构。另外，在这个氧化物/氮化物/氧化物(ONO)结构上方，习知技术则会提供所谓的”字符线”。特别是，字符线会利用大约90°的角度，与这些字符线进行交叉。这类内存胞元面积，其包括一个平行位线数组、及形成在这些位线上方并利用90°的角度与这些位线交叉的一个平行字符线数组，可以称为一个虚拟地点数组(Virtual Ground array)。一般而言，这个虚拟地点数组(VirtualGround array)乃是一个弱场氧交叉点架构(field-oxide-lesscross point architecture)，其具有5-6F2的胞元大小或每个位2.5-3F2。这个氮化物只读存储器(NROM)胞元的程序乃是利用信道热电子射入法(Channel Hot Electron Injection)达成。在高闸极电位的时候，这个晶体管会被驱动至夹止状态(pinch off)，若源极至汲极间施加足够电压。在接近汲极接面的高电场中，电子的温度会被升高。当这些电子到达特定速度后，由于施加在这个字符线，亦即这个氮化物只读存储器(NROM)的闸极，的对应电压，这些电子便会射入这个氧化物/氮化物/氧化物(ONO)结构的氮化物层。电子射入氮化物层的现象会发生在这些电子移往的汲极区域的金属接面附近。由于这些电子并无法在这个氮化物层内自由移动，因此，这些电子大致上均会陷入字符线及位线的交叉区域边缘。当这个汲极源极电压反转时，电子则会以反方向加速。当这些电子到达特定速度时，这些电子将会射入这个氮化物层中、这个字符线与这个内存胞元的另一位线的交叉区域附近。由于这些电子并无法在这个氧化物/氮化物/氧化物(ONO)结构的氮化物层内自由移动，因此，一个内存胞元便可以储存两个位。这些储存位置乃是位于这个字符线与这个内存胞元的第一位线的交叉点边缘、及这个字符线与这个内存胞元的另一位线的另一交叉点边缘。一般而言，内存胞元的尺寸最好能够设计至最小。当内存胞元尺寸缩小时，具有特定储存容量的内存电路便可以缩小。另一方面，当内存胞元尺寸缩小时，具有相同尺寸的内存电路亦可以具有更大储存容量。内存胞元微型化的先前限制是这个装置必须要具有特定的信道长度。这些沉积层材料的隔离层高度(barrier height)大约3.1eV，其必须要将这些电子的温度充分升高，藉以在程序期间超越这个隔离层。有鉴于此，典型的汲极电压大约是5V。另外，为了避免刺穿现象(punch through)，有效信道长度亦不能无限制地缩小。为了将内存胞元的尺寸最小化、并且同时保有特定的信道长度，美国早期公开专利US 2002/0024092 A1系教导使用一个沟槽信道区域。这个信道形状会由一维的直线信道形状改变为二维的沟槽信道形状，因为这个主动信道并不是利用直线连接形成、而是利用通通沟槽底部的U形或V形连接形成。这个氧化物/氮化物/氧化物(ONO)结构会铺在这个信道沟槽的表面。利用这种沟槽形状，这个内存胞元的尺寸便可以缩小，藉以适应特定芯片尺寸的较高容量内存。在上述的美国早期公开专利US 2002/0021092 A1中，内存胞元会具有扩散位线，亦即重度掺质这个半导体基底的特定区域，藉以产生的位线。已知，即使是利用重度掺质形成，这些位线仍然会具有特定的欧姆阻抗，其将会远大于金属层的欧姆阻抗(举例来说)。另一方面，这个汲极区域或源极区域亦需要施加相对高的电压。这些电压的范围大约在4.5V附近。为了降低这些位线的欧姆损耗，习知技术可以利用所谓的”位线陷入技术(bit line trapping technique)”。利用这种技术，相邻字符线中间会应用穿孔(via hole)。这些穿孔会在一个上金属层及这个位线(亦即重度掺质的扩散区域)中间延伸。利用这种排列，这些位线的欧姆阻抗将不再是利用这些重度掺质扩散区域主导决定，而是利用这个金属层及这些接触穿孔的欧姆阻抗决定。这种观念的缺点是，在相邻字符线中间产生穿孔会变得异常困难，因为这些字符线的图案乃是利用微影制程进行定义。另外，这个字符线微影制程亦是非常吃力的工作，因为这些结构的范围仅在150至50奈米(nm)间。可以预见地是，要在仅有100奈米(nm)或更小空间内、应用直径大约50奈米(nm)的穿孔将会是难度十足。再者，由于位线及字符线中间、相对高的最大电压(大约10V)，这种技术亦需要具有充分绝缘层厚度，藉以避免可靠性的问题。另外，这个字符线至位线的容量亦应该维持在低位准，藉以避免切换延迟的问题。为了解决这个问题，德国专利申请案10129958.3(其申请日为2002年6月21日，且尚未公告)建议不要使用这种位线陷入技术，而本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种积体内存电路，其包括一半导体基底，具有一半导体基底平坦表面；一内存胞元数组，形成于该半导体基底表面，该内存胞元数组系具有位线及字符线，该等位线及字符线连接该等内存胞元，该等位线系利用一材料形成，该材料不同于该半导体基底之一材料，且具有一位线最上平面；一控制电路，形成于该半导体基底表面，用以控制该内存胞元数组，其中，该等位线及该等字符线系延伸至该控制电路中；以及其中，该等位线系相对于该半导体基底地凹陷下去，藉以使该位线最上平面及该半导体基底平坦表面间之一差异能够小于一预定数值。2.如申请专利范围第1项所述之积体内存电路，其中，一内存胞元系包括一源极区域，连接一位线；一汲极区域，连接一邻近位线；以及一沟槽形状信道区域，形成于该源极区域及该汲极区域间，该沟槽形状信道区域系具有一下绝缘层、一储存层、及一上绝缘层。3.如申请专利范围第2项所述之积体内存电路，其中，该内存胞元之该源极区域系连接一第一位线；其中，该内存胞元之该汲极区域系连接一第二邻近位线；以及其中，该内存胞元之一字符线系穿过该第一位线及该第二位线，该字符线系置于该第一位线及该第二位线上方。4.如申请专利范围第3项所述之积体内存电路，其中，该内存胞元系具有二位储存位置，置于该字符线及该第一位线或该第二位线之交叉区域。5.如申请专利范围第2项所述之积体内存电路，其中，该上绝缘区域及该下绝缘区域系利用氧化物形成，且该储存区域系利用氮化物形成。6.如申请专利范围第2项所述之积体内存电路，其中，该位线系具有一下复晶硅层、该下复晶硅层上方之一硅化物层、及该硅化物层上方之一填充氧化物层。7.如申请专利范围第6项所述之积体内存电路，其中，该下绝缘层、该储存层、及该上绝缘层亦提供于该位线之该填充氧化物层表面。8.如申请专利范围第1项所述之积体内存电路，其中，一字符线系具有一下复晶硅层、该下复晶硅层上方之一硅化物层、及该硅化物层上方之一抗反射被覆层。9.如申请专利范围第1项所述之积体内存电路，其中，该字符线系具有一复晶硅层、一氮化钨层、一钨层、及该钨层上方之一硬式罩幕。10.如申请专利范围第1项所述之积体内存电路，其中，填满绝缘材料之渠沟系提供于相邻字符线间，该等渠沟系更深入地延伸至该半导体基底中，相较于一内存胞元之一沟槽形状信道区域。11.如申请专利范围第1项所述之积体内存电路，其中，该等位线系排列于该等渠沟之凹处，且延伸于该等渠沟上方。12.如申请专利范围第1项所述之积体内存电路，其中，该预定数值系50奈米(nm)。13.如申请专利范围第1项所述之积体内存电路，其中，该等字符线系具有一字符线最下平面，其中，该字符线最下平面及该半导体基底平坦表面之一差异系小于该预定数值。14.如申请专利范围第1项所述之积体内存电路，其中，两邻近位线间或两邻近字符线间之距离系小于150奈米(nm)。...
【专利技术属性】
技术研发人员：H·帕姆，J·威尔勒，
申请(专利权)人：因芬尼昂技术弗拉斯有限责任两合公司，
类型：发明
国别省市：
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