半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法，该法在由Ｐ型硅构成的半导体基板（１００）的沟道形成区域上，以注入能大致７０ｋｅＶ、注入量大致５×１０↑［１３］／ｃｍ↑［２］地离子注入铟离子，形成Ｐ型沟道杂质层（１０３Ａ），然后，在半导体基板（１００）的上部，通过以注入能大致２５０ｋｅＶ、注入量大致１×１０↑［１６］／ｃｍ↑［２］地离子注入锗离子，在比半导体基板（１００）中的Ｐ型沟道杂质层（１０３Ａ）还深的区域上，形成非晶形层（１０４Ａ）。根据本发明专利技术，在抑制伴随微细化的短沟道效应的显著化的同时，能够确实地提高沟道扩散层的浓度，并且还能够抑制由于低的阈值电压以及高浓度沟道引起的漏电流的增大。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在能够进一步微细化的同时，还能够以高速并且低的电力消耗工作的MIS型。
技术介绍
随着半导体集成电路的高集成化，人们要求MIS型晶体管的微细化，为了实现微细化，需要具有沟道区域的杂质浓度高的高浓度沟道结构的MIS型晶体管[例如参照特开平08-250729号公报(第6～8页，第1～10图)]。以下，参照附图对以往的MIS型晶体管的制造方法进行说明。图13(a)～图13(c)、图14(a)和图14(b)表示以往的MIS型晶体管的制造方法工序顺序的剖面构成。首先如图13(a)所示，在由p型硅构成的半导体基板200上，以注入能100keV、注入量大致1×1014/cm2地离子注入P型杂质的铟(In)离子后，进行热处理，在半导体基板200的沟道形成区域上形成P型沟道扩散层203。然后，如图13(b)所示，在半导体基板200上形成膜厚1.5nm左右的栅氧化膜201以及在其上面由膜厚150nm左右的多晶硅构成的栅电极202。接着，如图13(c)所示，以栅电极202作为掩模在半导体基板200上，以注入能2keV、注入量大致5×1014/cm2地离子注入N型杂质的砷(As)离子后，形成N型注入层206A。接着，以栅电极202为掩模在半导体基板200上，以注入能5keV、注入量大致2×1013/cm2地离子注入P型杂质的硼(B)离子，从而形成P型注入层207A。然后，如图14(a)所示，在半导体基板200上沉积膜厚大致50nm的由氮化硅构成的绝缘膜，接着，对于沉积的绝缘膜进行各向异性蚀刻，在栅电极202的侧面上形成侧壁208。然后，如图14(b)所示，以栅电极202和侧壁208为掩模，在半导体基板200上，以注入能15keV、注入量大致3×1015/cm2地离子注入N型杂质的砷离子。之后，对于半导体基板200进行高温并且短时间的热处理，在半导体基板200的侧面墙208的侧面区域上分别形成N型源漏扩散层205。此时，在半导体基板200的各N型源漏扩散层205与P型沟道扩散层203之间的区域上形成扩散了N型注入层206A的N型延伸扩散层206，在N型延伸扩散层206的下侧区域形成扩散了P型注入层207A的P型凹槽(pocket)扩散层207。这样，以往的MIS型晶体管的制造方法，为了不使短的沟道效应显著并且实现晶体管的微细化，作为形成P型沟道扩散层203的杂质，使用质量数比硼(B)还大的铟(In)离子，并且具有进一步使铟离子的注入量增大的倾向。但是，对于半导体基板200，一旦注入高剂量的铟离子，则在半导体基板200的离子注入区域引起非晶形化。因此，在之后的用于活化的热处理时，则在非晶形层与晶形层的界面下侧附近形成EOR(End-of-Range)位错环缺陷层(以下只称为位错环缺陷层。)。在该位错环缺陷层中存在铟产生很强的偏析，P型沟道扩散层203的活化浓度降低，不能得到规定的杂质分布图(profile)的问题。另外，在P型沟道扩散层203上一旦形成位错环缺陷层，则也产生沿着该位错环缺陷层流过漏电流的问题。图15表示图13(a)的A-A线的P型沟道扩散层203的杂质分布图。这里，横轴表示从基板表面的深度，纵轴是以对数表示铟的杂质浓度。由图15可知，P型沟道扩散层203中含有的铟离子的分布，通过热处理，在非晶形·晶形界面的附近形成的位错环缺陷层上偏析。这样，所述以往的半导体装置的制造方法，难于形成晶体管的微细化所不可缺少的高浓度沟道扩散层，以便使具有规定的杂质浓度。
技术实现思路
鉴于上述问题，本专利技术目的是使在抑制伴随微细化的短沟道效应突出的同时能够确实地提高沟道扩散层的浓度，并且能够抑制低的阈值电压和高浓度沟道引起的漏电流增大。为达到上述目的，本专利技术的半导体装置的制造方法，是在半导体基板上注入由沟道形成用的重离子构成的第一杂质离子后，注入第二杂质离子，将晶形·非晶形界面扩展(按下)至比基于第一杂质离子的杂质注入层深的区域。具体地说，本专利技术的半导体装置的制造方法，包括在半导体的沟道形成区域上通过离子注入由质量数相对大的重离子构成的第一导电型的第一杂质离子，在沟道形成区域上形成杂质注入层的第一工序；在半导体基板上通过离子注入第二杂质离子，在从半导体基板的表面至比杂质注入层深的区域上形成非晶形层的第二工序。根据本专利技术的半导体装置的制造方法，在半导体基板的沟道区域上，注入由质量数相对大的重离子构成的第一杂质离子，在沟道区域上形成杂质注入层，然后通过离子注入第二杂质离子，在从半导体表面至比杂质注入层深的区域上形成非晶形层。由此，由于非晶形·晶形界面被押深至比杂质注入层深的位置上，因此，在之后即使进行回复结晶性的热处理，也不会在杂质注入层上形成非晶形·晶形界面。因此，在注入重离子后的热处理时，由于在杂质注入层上变得不产生位错环缺陷层，所以能够防止在沟道形成区域上注入的重离子在位错环缺陷层上偏析并产生惰性化的现象。另外，由于不形成错位环缺陷层，因此也可以防止由于错位环缺陷层引起的漏电流。众所周知，重离子一般根据其质量效应，即使以比较低的注入量也可以对半导体基板进行非晶形化。在本专利技术中，由于是将非晶形·晶形界面扩大到比沟道形成区域还深的区域，因此，对于沟道形成区域即使以该区域形成非晶形化的程度以上的高剂量进行重离子的注入，在注入后的热处理时也不会在沟道形成区域的正下面产生基于重离子的位错环缺陷层。因此，可以抑制在沟道形成区域的正下面产生重离子偏析，从而可实现高浓度并且急剧倒退的沟道形成区域。在本专利技术的半导体装置的制造方法中，半导体基板优选由硅构成，第二杂质离子优选由IV族元素构成。此时，半导体基板的面方位优选是[100]面。另外，此时，半导体基板优选具有在其上部由硅外延生长构成的外延层。另外，此时，半导体基板优选在其上部具有晶格比通常的晶格常数大的变形硅层。在本专利技术的半导体装置的制造方法中，优选重离子是铟。此时，重离子的注入量优选在5×1013/cm2以上。本专利技术的半导体装置的制造方法，优选在第二工序之后，还具有通过进行第一热处理，在沟道形成区域上形成由第一杂质离子从杂质注入层扩散形成的第一导电型的第一扩散层的第三工序；有选择地在半导体基板上形成栅极绝缘膜和在该栅极绝缘膜上形成栅电极的第四工序；将栅电极作为掩模在半导体基板上离子注入第二导电型的第三杂质离子的第五工序；通过对半导体基板进行第二热处理，形成由第三杂质离子扩散形成的接合位置相对较浅的第二导电型的第二扩散层的第六工序。这样，可以在MIS型晶体管上形成由第二扩散层上形成延伸扩散层。此时，第一热处理，优选为升温速率设为100℃/秒以上、加热温度设为850℃～1050℃、并在在该加热的峰温度下最大保持10秒或者不保持该峰温度的快速热处理。本专利技术的半导体装置的制造方法，优选在第二工序与第三工序之间，进一步具有第一杂质离子不从杂质注入层扩散并且以恢复非晶形层的结晶性的温度进行第三热处理，由此恢复基于第一杂质离子的结晶损伤的工序。这样，由于第一工序中的重离子的注入而在半导体基板上引入的注入损伤，可以在边抑制残留缺陷的产生边进行结晶性的恢复。此时，第三热处理优选加热温度为400℃～600℃。另外，此时的加热时间优选为1小时～20小时。另外，本专利技术的半导体装置的制造方法，优选本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其特征在于，包括：在半导体的沟道形成区域上通过离子注入由质量数相对大的重离子构成的第一导电型的第一杂质离子，在所述沟道形成区域上形成杂质注入层的第一工序；在所述半导体基板上通过离子注入第二杂质离子，在从半导体基板的表面至比杂质注入层深的区域上形成非晶形层的第二工序。

【技术特征摘要】
JP 2002-10-10 2002-2975131.一种半导体装置的制造方法，其特征在于，包括在半导体的沟道形成区域上通过离子注入由质量数相对大的重离子构成的第一导电型的第一杂质离子，在所述沟道形成区域上形成杂质注入层的第一工序；在所述半导体基板上通过离子注入第二杂质离子，在从半导体基板的表面至比杂质注入层深的区域上形成非晶形层的第二工序。2.根据权利要求1所述半导体装置的制造方法，其特征在于，所述半导体基板由硅构成，所述第二杂质离子由IV族元素构成。3.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述半导体基板的面方位为[100]面。4.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述半导体基板，在其上部具有由硅外延生长而形成的外延层。5.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述半导体基板，在其上部具有晶格比通常的晶格常数大的变形硅层。6.根据权利要求1～5中任一项所述的半导体基板的制造方法，其特征在于，所述重离子是铟。7.根据权利要求6所述的半导体基板的制造方法，其特征在于，所述重离子的注入量为5×1013/cm2以上。8.根据权利要求1～5中任一项所述的半导体装置的制造方法，其特征在于，在所述第二工序之后，还具有通过进行第一热处理，在所述沟道形成区域上形成由所述第一杂质离子从杂质注入层扩散形成的第一导电型的第一扩散层的第三工序；有选择地在所述半导体基板上形成栅极绝缘膜和在该栅极绝缘膜上形成栅电极的第四工序；将所述栅电极作为掩模在所述半导体基板上离子注入第二导电型的第三杂质离子的第五工序；通过对所述半导体基板进行第二热处理，形成由所述第三杂质离子扩散形成的接合位置相对较浅的第二导电型的第二扩散层的第六工序。9.根据权利要求8所述的半导体装置的制造方法，其特征在于，所述第一热处理，是将升温速...

【专利技术属性】
技术研发人员：野田泰史，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]