一种掩模，其特征在于： 具有： 板状体，包括掩模图形部和ｐｎ结部、 电流供给部，为上述ｐｎ结部供给电流； 通过向上述ｐｎ结部通电，产生珀耳帖效应，能够控制上述掩模图形部的温度。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种及半导体制造装置，具体涉及降低因处理工序中的掩模温度上升造成的变形。
技术介绍
近年来，半导体装置的微细化及高集成化越来越高，需要高精度且高再现性地进行亚微米图形加工的技术。 例如，在形成半导体集成电路(LSI)时，在形成陷阱、形成沟道部、形成源·漏区、形成接触区等LSI的形成工序中，需要从几次到10次离子注入工序。通常，在基板的表面涂布抗蚀剂，进行选择曝光，经过显影工序，用光刻法形成抗蚀图形，通过借助该抗蚀图形进行离子注入，在抗蚀图形的开口区形成离子注入。 例如，在图18(a)～(e)中，表示一例该离子注入工序。如图18(a)所示，利用LOCOS法，在硅基板11的表面上形成元件分离绝缘膜12，在分离了元件区后，在基板整个表面涂布抗蚀剂R。 之后，如图18(b)所示，借助光掩模进行曝光，形成感光区，如图18(c)所示，通过显影去除感光区的抗蚀剂，形成抗蚀图形R。 然后，如图18(d)所示，借助抗蚀图形R，进行离子注入，形成离子注入区13。 最后，去除抗蚀图形R，进行热扩散，如图18(e)所示，形成所要求深度的离子注入区13(扩散区)。 这样，在多数情况下需要基于抗蚀剂涂布、曝光·显的图形形成以及离子注入后的剥离，除需要多种工序外，由于要经过湿法工序，基板表面的污染也成为一大问题。 此外，在经过这样的光刻术工序进行图形形成时，由于一旦在曝光用掩模上，借助烧付的图形进行曝光，存在降低复制精度的问题。 可是，提出了为半导体制造技术中之一的带电粒子·电子束等曝光装置用的漏印板掩模。 由于通过扫描电子束等，在晶片(半导体基板)上直接描绘微细图形的直接描绘技术的处理时间非常长，停止按图形扫描电子束等，采用具有开口图形的掩模(漏印板掩模)，以通过在晶片(半导体基板)上有选择地照射电子束等的构成，缩短处理时间。 如果在离子注入技术中应用该掩模技术，在离子注入时，由于不采用抗蚀剂掩模而采用漏印板掩模，能够在晶片(基板)内有选择地导入离子束。由此，能够减少由抗蚀剂涂布、曝光·显影构成的图形形成以及离子注入后的抗蚀剂剥离等工序，同时，由于不经过WET工序，无晶片表面污染，可在短时间内进行图形的形成处理。 但是，在此种情况下，由于在掩模上直接照射离子，掩模温度大大上升，掩模构成材严重膨胀，产生弯曲或变形等，所以，存在降低图形精度的问题。 图20(a)及(b)模式表示常温时和高温时的漏印板掩模M的变位。在高温时出现，变位d(掩模的挠曲)增大，图形的开口位置·开口精度的偏移极大的问题。 例如，如图19所示，借助将热电偶K配置在30mm2、厚10μm的隔膜部的中央的漏印板掩模M，在晶片(半导体基板)表面进行离子注入，漏印板掩模的温度升高及隔膜部的变位(挠曲)的测定结果如图21、22所示。 此时的离子注入条件为，能量90keV、剂量2E13ions/cm2，变化射束功率地实施注入。 由图21、22可以看出，通过注入离子束，漏印板掩模的温度大大升高，致使产生变位。 如此，在以往的技术中，存在不能用漏印板掩模形成高精度图形的问题。 此问题不仅在离子注入、离子束腐蚀等与离子有关的技术中，而且在带电粒子·电子束等曝光工序或腐蚀工序或成膜工序中也是同样，随着图形的微细化，就是微小的温度变化也产生大的问题。
技术实现思路
本专利技术是针对上述情况而完成的，目的是提供一种不产生弯曲或变形的、高可靠性的掩模。 此外，在本专利技术中，另一目的是提供一种在离子注入技术中能够进行高精度的离子注入的(漏印板)掩模。 此外，目的是提供一种能够形成高精度图形的半导体处理工序用掩模。 另外，目的是提供一种容易制造、可靠性高的掩模制造方法。 此外，目的是提供一种不需要形成抗蚀图形的、高精度、高可靠性的离子注入方法及离子注入装置。 此外，目的是提供一种不需要形成抗蚀图形的、高精度、高可靠性的腐蚀方法或成膜方法。 为此，本专利技术的掩模，其特征在于具有包括掩模图形部和pn结部的板状体，和为上述pn结部供给电流的电流供给部；通过向上述pn结部通电，产生珀耳帖效应，能够控制上述掩模图形部的温度。 本专利技术，通过在pn结部流入电流，产生珀耳帖效应，能够控制掩模自身的温度。即，对于pn结部，一旦从n型区向朝p型区的方向流动电流，则电子从接合面(侧电极)向n型区移动，从接合面侧的电极吸收用于通过n型区的能量而试图通过，在n型区的其他端侧的电极(通电电极)放出该能量而通过。另一方面，空穴从接合面(侧电极)向p型区移动，从接合面侧的电极吸收用于通过p型区的能量而试图通过，在p型区的其他端侧的电极(通电电极)放出该能量而通过。其结果，在接合面侧，能量不足，温度下降。所以，通过控制供给pn结的电流的方向或电流量，能够调整热的输送，将掩模温度调节到所期望的温度。这是由于利用电控制能够易于进行控制，所以能够高精度调节温度，防止掩模上的图形偏移，实现形成高精度的图形。 如果采用本专利技术，尤其对于用于容易产生基于离子注入用的掩模等的离子的冲撞而使温度升高的用途的掩模，如果利用珀耳帖效应可变为冷却面地构成掩模图形部，能够防止弯曲或偏斜，进行高可靠性的图形形成，而且特别有效。 特别是该板状体，如果具有包括掩模图形部的膜厚的薄的隔膜部及形成在上述隔膜部周边的框状支持部，能够易于安装。此外，在形成CMOS装置时，需要形成p陷阱和n陷阱，但需要2次的抗蚀图形的形成工序。即，采用以往的方法，经过注入一方的导电型杂质离子的抗蚀剂涂布·图形形成工序，在进行了离子注入后，去除抗蚀剂。此外，之后，再经过注入导电型杂质离子的抗蚀剂涂布·图形形成工序，进行离子注入，去除抗蚀剂。因此，除晶片需要通过多次湿法工艺外，在从容器(chamber)中取放时，也存在多种污染原因。 但是，如果采用本专利技术的掩模，通过抓住该支持部，在离子注入装置等处理装置内能够自由装卸掩模。因此，能够高作业性地更换掩模，依次进行多次离子注入，能够谋求大幅度提高作业性。 此外，优选，隔膜部和支持部由一块半导体基板构成，易于通过导热控制温度，也能够抑制发生因热造成的偏斜。 此外，上述隔膜部如果由硅基板构成，能够容易用通常的半导体工艺高精度形成pn结。此外，在半导体工艺中，在用作掩模时，由于是与被处理物相同的元素，也不会成为离子注入装置等处理装置内的污染原因。 此外，pn结部由在上述板状体的表面相互平行地形成的条形状的p型杂质区和n型杂质区构成，如果pn结部形成在与隔膜部的表面垂直的面上，通过实施微细加工，能够延长接合周长，能够提供温度控制效率高的掩模。 此外，如图11所示，如果在上述板状体的表面，比较深地形成的陷阱区中，以梳齿状的比较浅的扩散图形构成pn结部，能够最大限度地增大pn结部的面积，能够高效率地进行温度控制。 此外，在从板状体的表面，在规定深度位置，与表面平行地形成pn结部时，由于相对于表面以均匀的密度存在pn结，能够均匀分布面方向的温度，同时，由于在深部形成pn结，隔膜部表面附近残留的离子束杂质不易影响pn结特性，能够提供温度控制特性稳定的可靠性高的掩模。 优选，在构成掩模的硅基板上，形成由pn结部构成的温度检测部，能够进行高精度的温度检测，进行高效率、高本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种掩模，其特征在于具有板状体，包括掩模图形部和pn结部、电流供给部，为上述pn结部供给电流；通过向上述pn结部通电，产生珀耳帖效应，能够控制上述掩模图形部的温度。2.如权利要求1所述的掩模，其特征在于上述掩模图形部是借助开口部，以离子通过的方式构成的离子注入用的漏印板掩模。3.如权利要求1或2所述的掩模，其特征在于通过上述珀耳帖效应成为冷却面地构成上述掩模图形部。4.如权利要求1所述的掩模，其特征在于上述板状体具有包括掩模图形部的膜厚度薄的隔膜部及形成在上述隔膜部周缘的框状支持部。5.如权利要求4所述的掩模，其特征在于上述隔膜部和上述支持部由一块半导体基板构成。6.如权利要求5所述的掩模，其特征在于上述隔膜部由硅薄膜构成。7.如权利要求5所述的掩模，其特征在于上述隔膜部由碳化硅薄膜构成。8.如权利要求5所述的掩模，其特征在于上述隔膜部由金刚石薄膜构成。9.如权利要求1所述的掩模，其特征在于上述pn结部由在上述板状体的表面，相互平行地形成的条形状的p型杂质区和n型杂质区构成。10.如权利要求1所述的掩模，其特征在于上述pn结部，由在上述板状体的表面，在比较深地形成的陷阱区中，以梳齿状的比较浅的扩散图案构成。11.如权利要求1所述的掩模，其特征在于上述pn结部从上述板状体的表面，表面平行地形成在规定的深度位置。12.如权利要求1所述的掩模，其特征在于在上述半导体基板上，具有由pn结部构成的温度检测部。13.如权利要求12所述的掩模，其特征在于上述温度检测部的pn结部，由与构成上述隔膜部的pn结部的扩散层在同一工序形成的扩散层构成。14.如权利要求12所述的掩模，其特征在于上述温度检测部形成在比上述隔膜部厚度变大地形成的框架的支持部表面。15.如权利要求1所述的掩模，其特征在于上述pn结部形成在上述掩模图形部。16.如权利要求1所述的掩模，其特征在于上述pn结部形成在除上述掩模图形部的开口部以外的区域，形成在具有与上述框架状的支持部大致相同厚度的部分支持部上。17.如权利要求16所述的掩模，其特征在于上述pn结部，在上述部分支持部内...
【专利技术属性】
技术研发人员：熊野畅，见方裕一，
申请(专利权)人：罗姆股份有限公司，株式会社东芝，
类型：发明
国别省市：
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