MOS器件以及静电放电保护电路制造技术

本发明专利技术揭示一种ＥＳＤ保护电路（１５０），其包括一用于一具有被保护电路的半导体集成电路（ＩＣ）的同步偏压多指导通ＭＯＳ器件。该ＥＳＤ保护电路包括：一多指式ＮＭＯＳ晶体管（１００），其中每一指均具有用于分别耦合于ＩＣ的一Ｉ／Ｏ焊垫（２０）与大地（１５）之间的一漏极及源极，以及一用于对该指施加偏压的栅极；一ＥＳＤ检测器（３１０），其包含一ＰＭＯＳ晶体管（３１１），该ＰＭＯＳ晶体管（３１１）具有一用于耦合至ＩＣ的Ｉ／Ｏ焊垫的源极及一耦合至ＩＣ的一电源电压（９０）的栅极；一寄生电容（９００），其形成于ＩＣ的电源线与大地之间；一具有一第一二极管（３２１）的转移电路（３２０），其耦合于ＰＭＯＳ晶体管的漏极与ＮＭＯＳ晶体管每一指的栅极之间。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总体而言涉及静电放电(ESD)保护电路领域，更具体而言，涉及对一种集成电路(IC)的多指式MOS保护电路的改进。
技术介绍
在CMOS技术中，鲁棒的NMOS及其它ESD保护对于获得高度的ESD鲁棒性而言甚为重要。在选择采用硅化物局部阻断的工艺中，引入了镇流电阻来保证等电流分布及一致的多指触发。为获得具有高故障临限值及良好箝位能力的足够高的ESD保护电平，必须提供足够大的装置宽度。因此，目前已构建了若干多指式MOS结构来进行ESD保护。此外，由于焊垫间距的减小及最小有源区宽度可能主要受限于设计约束条件，因此高级CMOS技术要求使用大量的指。关于ESD应力作用下多指式装置的一个主要问题是存在各指不一致触发的可能性。为保证多指结构一致导通，第二指击穿电压Vt2的电压值必须超过寄生BJT晶体管的触发电压Vt1，即在骤回开始时的电压。为避免因一大电流负载而损坏一最先被触发的指，相邻的指也必须被接通至低电阻ESD导通状态(即骤回)。为获得一致的Vt1＜Vt2状态，必须降低初始触发电压Vt1或增大第二击穿电压Vt2。举例而言，在多指式MOS器件形成为分立式器件的标准I/O库单元中会出本文档来自技高网...

【技术保护点】
一种用于ＥＳＤ保护的具有复数个指的ＭＯＳ器件１００，其中所述复数个指（１５１，１５３）中的每一指均包含：一Ｐ－阱（１０４）；复数个散布于所述Ｐ－阱中的Ｎ＋漏极区（１２２），所述Ｎ＋漏极区耦合至一高电位；复数个散布于所 述Ｐ－阱中并基本平行于所述复数个散布的Ｎ＋漏极区的Ｎ＋源极区（１２４），所述Ｎ＋源极区耦合至大地（１５）；一栅极区（１１６），其位于所述复数个散布的Ｎ＋漏极区与复数个散布的Ｎ＋源极区之间并位于所述Ｐ－阱区之上；及一第一复数个 Ｐ＋局部基材连接线区（１２０↓［Ｄ］），其散布于所述复数个散布的Ｎ＋漏极区之间并...

【技术特征摘要】
US 2001-7-5 60/303,256;US 2002-5-31 10/159,8011.一种用于ESD保护的具有复数个指的MOS器件100，其中所述复数个指(151，153)中的每一指均包含一P-阱(104)；复数个散布于所述P-阱中的N+漏极区(122)，所述N+漏极区耦合至一高电位；复数个散布于所述P-阱中并基本平行于所述复数个散布的N+漏极区的N+源极区(124)，所述N+源极区耦合至大地(15)；一栅极区(116)，其位于所述复数个散布的N+漏极区与复数个散布的N+源极区之间并位于所述P-阱区之上；及一第一复数个P+局部基材连接线区(120D)，其散布于所述复数个散布的N+漏极区之间并与所述复数个散布的N+漏极区电气绝缘；一第二复数个P+局部基材连接线区(120S)，其散布于所述复数个散布的N+源极区之间并与所述复数个散布的N+源极区电气绝缘，其中至少两个指的所述第一与第二复数个P+基材连接线区之一的至少一个所述P+局部基材连接线区电气相连，及每一指的所述栅极区，其耦合至任一包含一前置驱动电路(600，601)的元件、大地(15)及所述第一及第二复数个P+局部基材连接线区。(图1，2A-2C)2.根据权利要求1所述的MOS器件，其中所述第一与第二复数个P+基材连接线接地，所述第一与第二复数个基材连接线及所述复数个散布的N+漏极区构成一对应复数个二极管(125)。(图1，2A-2C)3.根据权利要求1所述的MOS器件，其中所述MOS器件的所述复数个指包含至少一组主动指(153)及虚ESD指(151)。(图1，2A-2C)4.根据权利要求4所述的MOS器件，其中所述主动指的栅极耦合至所述前置驱动器。(图1，2A-2C)5.根据权利要求4所述的MOS器件，其中在静电放电(ESD)事件期间，所述至少一组主动指与虚ESD指的至少一组第一及第二复数个局部P+基材连接线电耦合至所述焊垫。(图1，2A-2C)6.一种用于一具有被保护电路的半导体集成电路(IC)的ESD保护电路(150)，该ESD保护电路(150)包括一多指式NMOS晶体管(100)，其中每一指均具有分别耦合于所述IC的一I/O焊垫(20)与大地(15)之间的一漏极及源极，及每一指的一用于对所述指施加偏压的栅极；一具有一PMOS晶体管(311)的ESD检测器(310)，所述PMOS晶体管(311)包含一耦合至所述IC的I/O焊垫的源极、及一耦合至所述IC的一第一电源电压(90)的栅极；一寄生电容(900)，其形成于所述IC的电源线与大地之间；及一具有一第一二极管(321)的转移电路(320)，其中阴极及阳极分别耦合至所述PMOS晶体管的漏极及所述NMOS晶体管每一指的栅极。(图4)7.根据权利要求8所述的ESD保护电路，其中所述多指式NMOS晶体管进一步包含复数个主动指(153)及复数个ESD虚指(151)，其中所述主动指的栅极耦合至所述第一二极管及一前置驱动器(600)。(图4，5)8.根据权利要求10所述的ESD保护电路，其进一步包含一耦合于所述转移电路(320)与大地之间的第一接地电阻器(801)。(图4)9.根据权利要求11所述的ESD保护电路，其中所述转移电路进一步包含一第二二极管(322)，其中所述第二二极管的阴极及阳极分别耦合至所述PMOS晶体管(311)的漏极及第一接地电阻器(801)，所述第二二极管进一步耦合至所述ESD虚指(151)的栅极。(图4，5)10.根据权...

【专利技术属性】
技术研发人员：J阿默，MPJ默根斯，PC尤伊维亚克，CC鲁斯，
申请(专利权)人：萨诺夫公司，
类型：发明
国别省市：US[美国]