静电放电NMOS器件及其形成方法，以及电子系统技术方案

一种ＥＳＤ　　ＮＭＯＳ结构具有奇数个建立在一个Ｐ型阱（６）中的Ｎ型结构（４ａ－４ｇ）。嵌入的Ｎ型结构（ＮＢＬ）被置于该Ｎ型结构之间。中央的Ｎ型结构和每个交替的Ｎ型结构被相互电连接，到该嵌入的Ｎ型结构，并且连接到输出接头（１４）；而其它Ｎ型结构被相互电连接并且连接到该Ｐ阱和“地”（１０）。当出现一个正向ＥＳＤ事件时，在该Ｎ型嵌入结构和该Ｎ型结构之间的Ｐ阱中创建一个耗尽区，从而增加该结构的电阻率。另外，当出现正向ＥＳＤ事件时，在该中央Ｎ型结构的两侧的支路ＮＰＮ晶体管击穿并且快速恢复。结果电流通过增加电阻的区域，从而从该中央Ｎ型结构向着末端Ｎ型结构产生较大的电压。该增加的电阻率和较高的电压作用的组合降低该ＥＳＤ结构的触发电压。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及防止电路受到静电放电(ESD)，特别涉及增强在被设计为保护位于芯片电路的集成电路(IC)上或附近的ESD保护器件的触发。
技术介绍
例如通过在地毯上行走而自然地出现静电放电，并且虽然通常具有较小的能量，但是可能出现高电压。由于这种情况的出现，IC非常容易受到电压的破坏。例如，绝缘层和/或例如隔离阻挡层这样的其他层可能受到电压的损坏或破坏。另外，比一般Vcc电平高几伏的电压电平可能对现代的IC有害。现在需要把ESD器件内置到IC芯片中，以在相当低的电平可靠地触发。在此存在许多建议的方法来降低ESD触发电压。一种这样的建议在授予Lin等人的美国专利No.5,870,268中给出。该专利公开响应ESD事件产生一个电流尖峰，其驱动在该ESD事件周围的P阱。该较高的P阱电压把静电放电NMOS器件的触发电压降低到12伏左右。但是，该方法需要附加电路。另一个专利，美国专利No.5,932,914公开另一种使用N阱和N型嵌入扩散层(NBL)的方法。该专利公开在该N型材料包络中形成一个NPN保护晶体管，以及被一个电阻器所分离的NMOSFET保护器件。该专利要求保护提供改进的ESD保护本文档来自技高网...

【技术保护点】
一种静电放电ＮＭＯＳ器件，其确定与要被保护的电路相接触的输出接头，该器件包括：Ｐ型阱，形成于该Ｐ型阱中的至少两个Ｎ型结构，在该至少两个Ｎ型结构附近的Ｎ型嵌入结构，从该输出接头到Ｎ型嵌入结构并且到至少两个Ｎ型结 构的中的第一个的第一电连接，以及从至少两个Ｎ型结构中的第二个到Ｐ型阱并且到一个“地”连接的第二电连接。

【技术特征摘要】
US 2001-11-2 60/335,9121.一种静电放电NMOS器件，其确定与要被保护的电路相接触的输出接头，该器件包括P型阱，形成于该P型阱中的至少两个N型结构，在该至少两个N型结构附近的N型嵌入结构，从该输出接头到N型嵌入结构并且到至少两个N型结构的中的第一个的第一电连接，以及从至少两个N型结构中的第二个到P型阱并且到一个“地”连接的第二电连接。2.根据权利要求1所述的器件，其中该N型嵌入结构基本上桥接至少两个分离的N型结构之间的间隙。3.根据权利要求1所述的器件，其中进一步包括建立在至少两个分离的N型结构之上但与其电绝缘的栅极结构，该栅极结构基本上桥接至少两个分离的N型结构之间的间隙。4.根据权利要求1所述的器件，其中至少两个N型结构包括在该P阱中形成的一系列N型结构，其中该N型结构交替地相互电连接，并且其中一组共同连接的N型结构被电连接到该输出接头，并且另一组连接到“地”。5.根据权利要求4所述的器件，其中进一步包括基本上桥接每个相邻的N型结构之间的间隙的N型嵌入结构。6.根据权利要求4所述的器件，其中存在有奇数个N型结构，其中央的N型结构电连接到该输出接头。7.一种用于形成静电放电NMOS器件的方法，所述静电放电NMOS器件确定与要被保护的电路相接触的输出接头，该方法包括如下步骤形成一个P型阱，把一个N型结构嵌入在至少两个N型结构附近的P阱中，把至少两个N型...

【专利技术属性】
技术研发人员：罗纳德布雷特赫尔法克，
申请(专利权)人：快捷半导体有限公司，
类型：发明
国别省市：US[美国]