肖特基势垒晶体管及其制造方法技术

一种肖特基势垒晶体管，包括：　　　　形成在衬底上的栅极，具有该栅极和该衬底之间的栅极绝缘层；　　　　形成在该栅极的侧壁上使得该栅极的上边缘暴露出来的隔离壁；　　　　形成在该衬底上邻近该栅极的抬高的硅化物源极／漏极；以及　　　　形成在该隔离壁上方并覆盖该栅极的上表面和该上边缘的多晶硅层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种晶体管及其制造方法。更具体地，本专利技术涉及一种使用形成在金属和半导体之间的肖特基势垒(schottky barrier)的肖特基势垒晶体管(以下称为“SB”晶体管)，及其制造方法。
技术介绍
目前，半导体器件制造技术已经达到了能够制造出短沟道长度小于100nm的晶体管的水平。但是，仅仅通过减小晶体管的尺寸来实现集成化引发了许多问题。最重要的问题是由于器件的尺度缩小和与源极/漏极电阻减小相关的源极/漏极掺杂而造成的短沟道效应(SCE)。特别是，通过离子注入形成源极/漏极的传统晶体管制造方法伴随着下列问题。首先，很难调节结的深度。由于杂质扩散发生于深度方向和沟道方向，所以短沟道效应很难防止。在这一点上，已经提出将快速热工艺(RTP)、激光退火、固相扩散(SPD)等等作为离子注入的替代工艺。但是，很难达到防止短沟道效应所要求的小于10nm的沟道深度。其次，饱和电流不可避免地减小。也就是说，随着器件的集成度增加，结会变得更浅、表面电阻增大，因此饱和电流减小。第三，为了活化源极/漏极中注入的杂质，800℃以上的高温热处理是必须的。因此，不能使用金属栅极。第四，结界面的软错误率(soft error)高并产生浮体效应(floating body effect)。为了解决上述问题，已经提出了一种使用金属硅化物作为源极/漏极的材料的SB晶体管制造技术。按照这一技术，由于由源极/漏极掺杂导致的问题不再发生，源极/漏极电阻可大大减小。此外，可省略高温热处理工序。因此，这一技术与为满足器件的低功耗/快处理速度而使用金属作为栅电极的工艺相兼容。在传统的SB晶体管制造方法中，源极/漏极通过加热沉积的金属以导致硅化，然后通过选择性湿法刻蚀去除未反应的金属来形成。硅化和选择性湿法刻蚀是本领域公知的硅化物工艺。然而，自从近来对用SB晶体管作为对纳米电子器件的替代的兴趣提高，SB晶体管的结构和制造工艺的优化依然未获得。在这一点上，有效调节肖特基势垒的高度且同时优化超小器件的制造工艺是必要的，该高度极大地影响器件的特性。特别地，SB晶体管制造方法中一个重要并且有难度的工序是用于仅去除未反应金属的选择性湿法刻蚀。选择性湿法刻蚀的难度因金属的类型和腐蚀图案而不同。但是，使用贵金属和形成精细图形加大了选择性湿法刻蚀的难度。SB晶体管制造方法中另一个重要并且有难度的工序是刻蚀损伤的去除。SB晶体管中，金属硅化物层和硅衬底之间的界面特性是非常重要的。栅极侧壁隔离壁的形成过程中产生的刻蚀损伤是有害地影响金属硅化物层和硅衬底之间的界面特性的主要因素。到目前为止，还没有刻蚀损伤的有效解决办法。
技术实现思路
本专利技术提供一种因消除了对选择性湿法刻蚀的需要且降低了刻蚀损伤而具有优化的电特性的SB晶体管。本专利技术还提供一种能够消除对选择性湿法刻蚀的需要且降低刻蚀损伤的SB晶体管的制造方法。根据本专利技术的一个方面，提供一种SB晶体管。该SB晶体管包括形成在衬底上的栅极，以及栅极和衬底之间的栅极绝缘层。隔离壁形成在栅极侧壁上以使栅极上边缘暴露出来。抬高的硅化物源极/漏极形成在衬底上邻近栅极。多晶硅层形成在隔离壁上并覆盖栅极的上表面和上边缘。根据本专利技术的另一方面，提供一种SB晶体管的制造方法。该方法包括在衬底上形成栅极，且栅极和衬底之间具有栅极绝缘层；在栅极侧壁上形成隔离壁；利用选择性硅生长分别在栅极和衬底上生长多晶硅层和单晶硅层；在多晶硅层和单晶硅层上沉积金属；以及使金属与多晶硅层和单晶硅层的硅反应以形成自对准的金属硅化物层。根据本专利技术，通过选择性硅生长使多晶硅层形成在栅极顶部。多晶硅层覆盖栅极上表面和上边缘。因此，隔离壁产生一遮蔽区域(shadow area)，也就是其上没有沉积用于硅化的金属的区域。由于遮蔽区域电绝缘栅极和源极/漏极，因此可以省略去除未反应金属的选择性湿法刻蚀工艺。另外，生长在衬底上的单晶硅层可减小隔离壁蚀刻过程中引起的刻蚀损伤。附图说明参照附图，从本专利技术示例性实施例的下列描述中，本专利技术的上述和其它特点以及优点将更为明显。这些附图中图1是根据本专利技术一个实施例的SB晶体管的剖面图；图2-11是根据本专利技术的一个实施例说明SB晶体管制造工序的剖面图；以及图12是根据本专利技术的一个实验性的实施例经历选择性硅生长的衬底的扫描电子显微镜(SEM)的图像。具体实施例方式现在，将参照其中示出本专利技术的优选实施例的附图更加全面地描述本专利技术。然而本专利技术可以以许多不同的形式实施，并不局限于在此提出的实施例。相反，提供这些实施例以全面彻底地揭示本专利技术，并将本专利技术的范围完整地传递给本领域的普通技术人员。在附图中，为了清楚，放大了元件的形式。为便于理解，尽可能使用相同的附图标记来表示附图中的相同元件。图1是根据本专利技术的一个实施例的SB晶体管的剖面图。参照图1，整个结构形成在绝缘体上硅(silicon on insulator)(SOI)晶片1上。SOI晶片1具有基底硅层5、作为绝缘层的掩埋氧化物层(buried oxide layer)10和超薄单晶硅层20的顺序堆叠结构。栅极60a形成在SOI晶片1上，同时栅极绝缘层30置于栅极60a和SOI晶片1之间。栅极60a可以由高浓度杂质掺杂的多晶硅制成，也可由诸如钨或铝的金属制成。由绝缘材料制成的隔离壁80a形成在栅极60a的侧壁上，使得栅极60a的上边缘暴露出来。通过在SOI晶片1上生长硅单晶层，随后进行硅化，抬高的硅化物源极/漏极130得以形成在SOI晶片1上邻近栅极60a。隔离壁80a防止栅极60a和源极/漏极130之间的短路。多晶硅层100形成于隔离壁80a之上并覆盖栅极60a的上表面和上边缘。硅化物层120a可以形成在多晶硅层100上。这里，源极/漏极130和硅化物层120a由诸如钴、钨、镍、钯、铂、或钛硅化物的金属硅化物制成。形成在栅极60a的顶部的多晶硅层100覆盖栅极60a的上表面和上边缘。因此，当沉积用于硅化的金属时，隔离壁80a形成了遮蔽区域，也就是没有沉积金属的区域。遮蔽区域阻止硅化物层120a和源极/漏极130之间的连接，这使得可以省略硅化后用于去除剩余金属的选择性湿法刻蚀工序。图2-11是说明按照本专利技术一个实施例的SB晶体管的制造工序的剖面图。可以采用传统的硅衬底。但是，考虑到可以优选制造具有最小漏电流的超小SB晶体管，优选使用SOI晶片。参照图2，SOI晶片1通常是通过在基底硅层5上形成掩埋氧化物层10和在掩埋氧化物层10上形成超薄单晶硅层20而获得。参照图3，栅极绝缘层30形成在SOI晶片1上，用于形成栅极电极的导电层40形成在栅极绝缘层30上。栅极绝缘层30可以是例如氧化硅层、氧化钛层或氧化钽层的氧化物层。栅极绝缘层30可以采用传统沉积方法诸如化学气相沉积(CVD)，低于大气压的(sub-atmospheric)CVD(SACVD)，低压CVD(LPCVD)，或等离子体增强CVD(PECVD)形成。或者，栅极绝缘层30可以是通过热氧化单晶硅层20而形成的氧化物层。导电层40可以是高浓度杂质掺杂的多晶硅层或者是金属层。高浓度杂质掺杂的多晶硅层可以采用LPCVD在500-700℃下形成。由于沉积纯的多晶硅，随后进行砷(As)或磷(P)的离子注入，所以高浓度杂质掺杂的多晶硅层可以具本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：郑又硕，李诚宰，张汶圭，
申请(专利权)人：韩国电子通信研究院，
类型：发明
国别省市：