在依次层叠硅层１、化合物半导体层２、半导体层３的半导体衬底１００上设置元件分离结构１０ａ。元件分离结构１０ａ由沟４、半导体膜５、绝缘膜６、７构成。沟４贯通半导体层３并延伸到化合物半导体层２的内部。半导体膜５设于沟４的表面，绝缘膜６设在半导体膜５上。绝缘膜７设于绝缘膜６上，将沟４充填。由于因沟４而露出的化合物半导体层２和绝缘膜６之间隔着半导体膜５，即使在将半导体膜５热氧化而形成绝缘膜６时，化合物半导体层２也不被直接热氧化。从而，提供了可提高半导体装置的元件分离特性的技术。
【技术实现步骤摘要】
本专利技术涉及具有元件分离结构的半导体装置。
技术介绍
近年来，提高硅衬底上形成的MOS晶体管的驱动能力对于实现CMOS器件的高速化是最为重要的，其难度正在加大。作为突破这一难点的方法，提出了利用硅(Si)和硅/锗(SiGe)形成的异质结来构成MOS晶体管的方案。依据非专利文献1，在硅衬底上形成晶格衰减的硅/锗层(以下称「SiGe层」)，若在该SiGe层上边晶格匹配边形成硅层(以下称「Si层」)，则Si层会产生拉伸应变。与将无应变硅层用作沟道的MOS晶体管相比，将有拉伸应变的Si层(以下称「应变Si层」)用作沟道的MOS晶体管(以下称「应变Si沟道MOS晶体管」)在反转层上的电子迁移率高且具有空穴迁移率。因此，通过采用应变Si沟道MOS晶体管作为MOS晶体管，能够提高MOS晶体管的驱动能力，并提高CMOS器件的工作速度。另外，在非专利文献2中提出了这样的CMOS器件，其中设有在导入了n型杂质的SiGe层上形成未导入杂质的固有的应变Si层、用该应变Si层作为沟道的调制掺杂型的n沟道MOS晶体管，以及在未导入杂质的SiGe层上形成同样未导入杂质的应变Si层、用SiGe层作为沟道的p沟道MOS晶体管。非专利文献2中提出的CMOS器件中，n沟道MOS晶体管和p沟道MOS晶体管均未在沟道中导入杂质，并且由于能够得到比应变Si层高的SiGe层的空穴迁移率，非专利文献2的CMOS器件的工作速度能够比n沟道MOS晶体管和p沟道MOS晶体管均以应变Si层作为沟道层用的CMOS器件有所提高。另外，非专利文献3中提出了以由Si和SiGe形成的超晶格作为沟道用的CMOS器件。如此，现在已提出的用异质结作为沟道的CMOS器件中，采用SiGe层或硅/锗/碳层(以下称「SiGeC层」)等的化合物半导体层。再有，非专利文献4中记载了将SiGe层热氧化时产生的现象。并且，专利文献1公开了有关在半导体元件间起分离作用的元件分离结构的技术。特开平11-233610号公报[非专利文献1]Kern(Kim)Rim et al.，″Fabrication and Analysis of Deep SubmicronStrained-Si N-MOSFET’s″，IEEE Transactions on ElectronDevices，2000，Vol.47，No.7，pp.1406-1415[非专利文献2]K.Ismail，″Si/SiGe High-Speed Field-Effect Transistors″，International Electron Devices Meeting Technical Digest、1995，pp.509-512[非专利文献3]J.Alieu et al.，″Multiple SiGe we11a new channel architecturefor improving both NMOS and PMOS performances″，Symp.VLSI Tech.Digest，2000，p.130，131[非专利文献4]D.K.Nayak et al.，″Interface properties of thin oxides grownon strained GexSi1-xlayer″，J.Appl.Phys.，1994，Vol.76，No.2，pp.982-988上述非专利文献4中报告了这样的现象SiGe层被热氧化而形成了硅氧化膜时，从硅氧化膜中析出锗，锗在SiGe层和硅氧化膜之间的界面偏析，该界面上的界面能级密度或硅氧化膜中上的固定电荷增加。另一方面，作为当前半导体装置中的元件分离结构之主流的沟槽分离结构这样形成在硅衬底形成沟后，通过将露出的硅衬底的内面热氧化，在沟的表面形成热氧化膜，之后由绝缘膜将沟充填。由于不将沟的表面热氧化就用绝缘膜充填于沟内时，绝缘膜和硅衬底之间的界面能级密度增加，因此在沟的表面形成热氧化膜，以抑制这种增加来降低半导体元件的漏电流。利用如上所述的异质结的半导体装置中，采用沟槽分离结构时，由于上层的应变Si层的膜厚薄，SiGe层或SiGeC层因沟槽分离结构的沟而露出。因此，露出的SiGe层或SiGeC层被热氧化。因此，SiGe层等的含锗化合物半导体层和沟槽分离结构的与热氧化膜之间的界面上锗偏析，该界面中的界面能级密度增加，热氧化膜中的固定电荷也增加。其结果，半导体装置中的元件分离特性下降。
技术实现思路
本专利技术鉴于上述问题构思而成，旨在提供可减少半导体元件的漏电流，同时可提高半导体装置的元件分离特性的技术。本专利技术的半导体装置中有化合物半导体层，设于所述化合物半导体层的、与所述化合物半导体层共同形成异质结的半导体层的半导体衬底，设于所述半导体衬底的、在所述半导体衬底划分元件形成区的元件分离结构，以及设于所述元件形成区的半导体元件；所述元件分离结构中有在其厚度方向贯通所述半导体层、进而延伸到所述化合物半导体层的内部的沟，设于所述沟的表面的半导体膜，设于所述半导体膜上的第一绝缘膜，以及设于所述第一绝缘膜上的、充填所述沟的第二绝缘膜。附图说明图1是表示本专利技术实施例1的半导体装置的结构的平面图。图2是表示本专利技术实施例1的半导体装置的结构的断面图。图3是表示本专利技术实施例1的半导体装置的制造方法的断面图。图4是表示本专利技术实施例1的半导体装置的制造方法的断面图。图5是表示本专利技术实施例1的半导体装置的制造方法的断面图。图6是表示本专利技术实施例1的半导体装置的制造方法的断面图。图7是表示本专利技术实施例1的半导体装置的制造方法的断面图。图8是表示本专利技术实施例1的半导体装置的制造方法的断面图。图9是表示本专利技术实施例2的半导体装置的结构的断面图。图10是表示本专利技术实施例2的半导体装置的结构的断面图。图11是表示本专利技术实施例1的半导体装置的结构的断面图。图12是表示本专利技术实施例2的半导体装置的制造方法的断面图。图13是表示本专利技术实施例2的半导体装置的制造方法的断面图。图14是表示本专利技术实施例3的半导体装置的结构的平面图。图15是表示本专利技术实施例3的半导体装置的结构的断面图。图16是表示本专利技术实施例3的半导体装置的结构的断面图。图17是表示本专利技术实施例3的半导体装置的制造方法的断面图。图18是表示本专利技术实施例3的半导体装置的制造方法的断面图。图19是表示本专利技术实施例3的半导体装置的制造方法的断面图。图20是表示本专利技术实施例4的半导体装置的制造方法的断面图。图21是表示本专利技术实施例4的半导体装置的制造方法的断面图。图22是表示本专利技术实施例4的半导体装置的制造方法的断面图。图23是表示本专利技术实施例4的半导体装置的制造方法的断面图。图24是表示本专利技术实施例5的半导体装置的结构的断面图。图25是表示本专利技术实施例5的半导体装置的制造方法的断面图。2化合物半导体层；3半导体层；4沟；5、23、35半导体膜；5a上端部；6、7绝缘膜；10a、10b、10c、10d元件分离结构；12孔；13上表面；15上端面；25保护膜；50MOS晶体管；53栅电极；54栅绝缘膜；55硅膜；60元件形成区；100半导体衬底。具体实施例方式实施例1图1是表示本专利技术实施例的半导体装置的结构的平面图；图2是图1的A-A处的断面图。如本文档来自技高网...
【技术保护点】
一种半导体装置，其中，设有：含有化合物半导体层和在所述化合物半导体层上设置的、与所述化合物半导体层共同形成异质结的半导体层的半导体衬底，在所述半导体衬底上设置的、在所述半导体衬底上划分元件形成区的元件分离结构，以及 设于所述元件形成区的半导体元件；所述元件分离结构设有：在其厚度方向贯通所述半导体层、进而延伸到所述化合物半导体层的内部的沟，设置于所述沟的表面的半导体膜，在所述半导体膜上设置的第一绝缘膜，以及在 所述第一绝缘膜上设置的、将所述沟充填的第二绝缘膜。
【技术特征摘要】
JP 2003-6-13 169288/031.一种半导体装置，其中，设有含有化合物半导体层和在所述化合物半导体层上设置的、与所述化合物半导体层共同形成异质结的半导体层的半导体衬底，在所述半导体衬底上设置的、在所述半导体衬底上划分元件形成区的元件分离结构，以及设于所述元件形成区的半导体元件；所述元件分离结构设有在其厚度方向贯通所述半导体层、进而延伸到所述化合物半导体层的内部的沟，设置于所述沟的表面的半导体膜，在所述半导体膜上设置的第一绝缘膜，以及在所述第一绝缘膜上设置的、将所述沟充填的第二绝缘膜。2.如权利要求1所述的半...
【专利技术属性】
技术研发人员：杉原浩平，太田和伸，尾田秀一，林岳，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
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