半导体装置制造方法及图纸

晶体管区域（ＴＲ）是配置了包含ＭＯＳ晶体管（Ｔ１０）的多个ＭＯＳ晶体管的区域，而伪区域（ＤＲ）是与螺旋形电感器（ＳＩ）下方相当的区域，在伪区域（ＤＲ）的ＳＯＩ衬底（ＳＢ）的主面内设有多个伪活性层（Ｄ１），还设有覆盖各伪活性层（Ｄ１）上的多个伪栅层（Ｄ２）。这里，伪活性层（Ｄ１）的配置图案和伪栅电极（Ｄ２）的配置图案大体上一致，并配置成在伪活性层（Ｄ１）上方伪栅电极（Ｄ２）正确重叠。从而，提供了防止设有螺旋形电感器的半导体装置中在螺旋形电感器下方发生表面凹陷的更为有效的结构。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体装置，具体涉及有电感器的半导体装置。
技术介绍
在硅衬底上配置了埋入氧化膜与SOI(Silicon On Insulator硅绝缘体)层的SOI衬底上形成的SOI结构的半导体装置(以下称为SOI器件)，具有可降低寄生电容、高速且稳定工作以及低功耗的特点，用于便携式设备等。SOI器件之一例是在SOI层的表面内设置达到埋入氧化膜的沟槽，用在该沟槽内填埋绝缘物形成的完全沟槽隔离绝缘膜将元件之间电隔离的完全沟槽隔离(FTI)结构的SOI器件。但是，因撞击电离现象而发生的载流子(在NMOS中是空穴)滞留在沟道形成区域，会发生缺陷(kink)或工作耐压性恶化，另外，由于因沟道形成区域的电位不稳定而发生延迟时间的频率依赖性等的衬底漂移效应，产生了各种问题。因此考虑了这样的方案，就是在SOI层的表面内形成沟槽，使预定厚度的SOI层残留在沟槽的底部和埋入氧化膜之间，并在该沟槽内填埋绝缘物而形成的部分沟槽隔离(PTI)结构。通过采用PTI结构，载流子可穿过沟槽隔离绝缘膜下方的阱区而移动，可防止载流子滞留在沟道形成区域内，并且，能够通过阱区将沟道形成区域的电位固定，因此，不会发生因本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于设有：包含成为基底的衬底部、配置于该衬底部上的埋入氧化膜及配置于该埋入氧化膜上的ＳＯＩ层等的ＳＯＩ衬底，配置于所述ＳＯＩ层上方的电感元件，配置于所述ＳＯＩ衬底上的ＭＯＳ晶体管，配置于 与所述电感元件下方相当的伪区域的所述ＳＯＩ层的主面内而互相独立的多个伪活性层，以及配置于所述伪区域的所述ＳＯＩ层的所述主面上的互相独立的多个伪栅电极。

【技术特征摘要】
JP 2003-7-15 197106/031.一种半导体装置，其特征在于设有包含成为基底的衬底部、配置于该衬底部上的埋入氧化膜及配置于该埋入氧化膜上的SOI层等的SOI衬底，配置于所述SOI层上方的电感元件，配置于所述SOI衬底上的MOS晶体管，配置于与所述电感元件下方相当的伪区域的所述SOI层的主面内而互相独立的多个伪活性层，以及配置于所述伪区域的所述SOI层的所述主面上的互相独立的多个伪栅电极。2.如权利要求1所述的半导体装置，其特征在于所述多个伪栅电极与所述多个伪活性层的配置图案大体上一致，并在所述多个伪活性层的上方使所述多个伪栅电极重叠地配置。3.如权利要求1所述的半导体装置，...

【专利技术属性】
技术研发人员：一法师隆志，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]