非易失性半导体存储器件制造技术

一种非易失性半导体存储器件，包括：第一位单元，第一位单元包括第一ＭＯＳ晶体管和第二ＭＯＳ晶体管，第一ＭＯＳ晶体管的源极和漏极连接以形成第一控制栅，第二ＭＯＳ晶体管具有与第一ＭＯＳ晶体管公共的浮栅；第二位单元，第二位单元包括第三ＭＯＳ晶体管和第四ＭＯＳ晶体管，第三ＭＯＳ晶体管的源极和漏极连接以形成第二控制栅，第四ＭＯＳ晶体管具有与第三ＭＯＳ晶体管公共的浮栅；以及差分放大器，接收来自各个第二和第四ＭＯＳ晶体管的漏极的输入信号。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及包括MOS晶体管的非易失性半导体存储器件。
技术介绍
在非易失性半导体存储器件之中，例如，快闪存储器经常用作能以非易失性方式保持大量数据的器件。在快闪存储器中，使用每个具有一般通过在浮栅上层叠控制栅形成的单个晶体管结构的快闪单元。但是，随着设计规则更精细，快闪存储器的制作工艺步骤变得更复杂且它们的工艺成本增加。鉴于此，在大规模系统LSI中引入非易失性存储器的情况下，需要使用其中使用一般MOS晶体管代替具有这种高成本层叠结构晶体管的低成本非易失性半导体存储器件。图7图示了其中使用MOS晶体管的常规非易失性半导体存储器件的示例性结构(参见Japanese Laid-Open PublicationNo.2001-229690)。如图7所示，位单元100包括PMOS晶体管101和第一NMOS晶体管103。PMOS晶体管101的源极、漏极和衬底电连接，以形成控制栅。第一NMOS晶体管103的源极连接到源极线SL，而其栅极与PMOS晶体管101共用并形成浮栅102。第一NMOS晶体管103的漏极连接到第二NMOS晶体管104的源极，第二NMOS晶体管104的漏极连接到一对用于本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器件，包括：第一位单元，所述第一位单元包括第一ＭＯＳ晶体管和第二ＭＯＳ晶体管，所述第一ＭＯＳ晶体管形成在半导体衬底上，其源极和漏极连接以形成第一控制栅，所述第二ＭＯＳ晶体管具有与所述第一ＭＯＳ晶体管共用的浮栅； 第二位单元，所述第二位单元包括第三ＭＯＳ晶体管和第四ＭＯＳ晶体管，所述第三ＭＯＳ晶体管形成在所述半导体衬底上，其源极和漏极连接以形成第二控制栅，所述第四ＭＯＳ晶体管具有与所述第三ＭＯＳ晶体管共用的浮栅；以及差分放大器，所述差 分放大器形成在所述半导体衬底上并接收来自各个所述第二和第四ＭＯＳ晶体管的漏极的输入信号。

【技术特征摘要】
JP 2003-9-8 315808/20031.一种非易失性半导体存储器件，包括第一位单元，所述第一位单元包括第一MOS晶体管和第二MOS晶体管，所述第一MOS晶体管形成在半导体衬底上，其源极和漏极连接以形成第一控制栅，所述第二MOS晶体管具有与所述第一MOS晶体管共用的浮栅；第二位单元，所述第二位单元包括第三MOS晶体管和第四MOS晶体管，所述第三MOS晶体管形成在所述半导体衬底上，其源极和漏极连接以形成第二控制栅，所述第四MOS晶体管具有与所述第三MOS晶体管共用的浮栅；以及差分放大器，所述差分放大器形成在所述半导体衬底上并接收来自各个所述第二和第四MOS晶体管的漏极的输入信号。2.根据权利要求1的非易失性半导体存储器件，其中每个所述第一和第三MOS晶体管是PMOS晶体管，并且所述PMOS晶体管的衬底电位等于所述PMOS晶体管的源极和漏极的电位。3.根据权利要求2的非易失性半导体存储器件，其中所述第一和第三MOS晶体管共享在所述半导体衬底中形成的阱。4.根据权利要求1的非易失性半导体存储器件，其中当从所述第一和第二位单元读取数据时，相同的电流负载连接到所述差分放大器。5.根据权利要求1的非易失性半导体存储器件，其中当数据写入所述第一或第二位单元中时，所述第二或第四MOS晶体管导通，由此在所述第二和第四MOS晶体管中的导电MOS晶体管的沟道中产生热载流子并将电子注入所述导电MOS晶体管的所述浮栅中。6.根据权利要求1的非易失性半导体存储器件，其中所...

【专利技术属性】
技术研发人员：县政志，白滨政则，川崎利昭，西原龙二，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]