半导体器件的制造方法及半导体器件技术

本发明专利技术提供一种半导体器件的制造方法及半导体器件，能提高单位面积的电容器容量，能简化制造工序。通过在电容器形成区域的表面，形成至少不少于１个的凹凸的电容器形成槽（４ａ），来增加电容器的表面积，可提高单位面积的电容器的容量。另外，通过利用同一工序形成上述电容器形成槽（４ａ）和在半导体衬底（１）的表面上形成的元件分离槽（４），可以简化制造工序。另外，通过同一工序，形成在电容器形成区域的电容器的电介质膜（１６ａ）和在ＭＩＳＦＥＴ区域的高耐压用栅极绝缘膜（１６）。另外，通过同一工序，形成电容器形成区域的电容器的电介质膜（１６ａ）、及存储单元形成区域的多晶硅层（１０ａ）和多晶硅层（１７）之间的存储器栅极层间膜（１１）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件的制造技术及半导体器件，特别涉及电容器的形成方法。
技术介绍
近年来，随半导体器件的微细化、低消费功耗化及集成化的进展，半导体器件也正向工作电压的低电压化、外部电源供给的电压的低电压化发展，在半导体器件上搭载充电泵电路等升压电路，用于从外部电源电压形成半导体器件工作电压。这种升压电路具有电容器(电容元件)，电容器例如由利用MISFET(金属绝缘体半导体场效应晶体管)作为电容器的MIS电容元件形成。在日本特开2001-85633(以下称为例1)中公开了如下技术，在具有非易失性存储器的半导体器件中，通过将第1栅极和第2栅极间的第1电容与第1栅极和阱区域间的第2电容并联连接的电容结构，减少充电泵电路的面积。在日本特开平11-251547(以下称为例2)中公开了如下技术，形成构成DRAM(动态随机存取存储器)存储单元的第1沟槽电容器、及在这之外的区域与第1沟槽电容器的结构大致相同的第2沟槽电容器，第2沟槽电容器也作为电容器在DRAM以外的区域使用。在日本特开2002-222924(以下称为例3)中公开了如下技术，在半导体衬底上形成用于分离元件的沟槽，同时在形成电容元件的区域形成预期的图形。在上述例1中，上升了的电压值与电容器的面积成比例，所以随微细化而实现的低面积化，第1栅极和第2栅极的面积减小，可得到的容量也变小。因此，为了形成在高电压下的安定的升压电路，必须增加充电泵电路需要的电容器的面积。在上述例2中，存在如下问题点为了形成与DRAM的存储单元结构大致相同的电容器，增加了制造工序。在上述例3中，存在如下问题点为了形成电容元件，形成电介质膜和布线层，增加了用于分别形成它们的制造工序。
技术实现思路
本专利技术的目的在于，提供一种能提高单位面积电容器容量的技术。本专利技术的另一目的在于，提供一种能简化具有电容器的半导体器件的制造工序的技术。可从本说明书的记述和附图，了解本专利技术的其他目的和新的特征。以下，简单说明本申请公开的专利技术中的代表例的概要。也就是说，本专利技术的半导体器件，在半导体衬底上具有MISFET等半导体元件和电容器(电容元件)，其中，通过在电容器形成区域形成的多个电容器形成槽、及在包含上述多个电容器形成槽内部的电容器形成区域上形成的电容器电介质膜和电容器电极，形成电容器(电容元件)。这样一来，使电容器的表面积增加，从而可以提高单位面积的电容器容量。另外，一种半导体器件的制造方法，该半导体器件在半导体衬底上具有MISFET等半导体元件和电容器(电容元件)，其中，在上述半导体衬底上，通过形成对半导体器件之间进行分离的元件分离槽的工序，形成至少不小于1个的电容器形成槽。这样一来，可使电容器的表面积增加，从而可以提高单位面积的电容器容量，而且可以简化制造工序。上述电容器形成槽形成为孔状或条状。这样形成，能使电容器的表面积增加，能提高单位面积的电容器容量。另外，本专利技术通过形成上述MISFET的栅极氧化膜的工序，形成在上述电容器形成槽形成的电容器电介质膜。这样一来，可以实现制造工序的简化。在这里，MISFET包含高耐压用MISFET和低耐压用MISFET，能分开使用高耐压用MISFET的栅极绝缘膜或低耐压用MISFET的栅极绝缘膜。另外，本专利技术形成存储单元，该存储单元包含第1存储器栅极绝缘膜、在上述第1存储器栅极绝缘膜上形成的第1导电体膜、在上述第1导电体膜上形成的第2存储器栅极绝缘膜，通过同一工序形成上述第2存储器栅极绝缘膜和在上述电容器形成槽上形成的上述电容器电介质膜。这样一来，可以简化制造工序。另外，使用存储单元的第2存储器栅极绝缘膜，代替上述MISFET的栅极绝缘膜，来作为上述电容器电介质膜，可以提高电容器电介质膜的可靠性并简化制造工序。附图说明图1是本专利技术实施例1的半导体器件主要部分的俯视图。图2是本专利技术实施例1的半导体器件主要部分的剖面图。图3是本专利技术实施例1的半导体器件主要部分的剖面图。图4是说明本专利技术实施例1的半导体器件的制造方法的主要部分的剖面图。图5是接图4的半导体器件的制造工序中的主要部分剖面图。图6是本专利技术实施例1的半导体器件的制造工序中的主要部分俯视图。图7是本专利技术实施例1的半导体器件的制造工序中的主要部分俯视图。图8是本专利技术实施例1的半导体器件的制造工序中的主要部分俯视图。图9是接图5的半导体器件的制造工序中的主要部分剖面图。图10是接图9的半导体器件的制造工序中的主要部分剖面图。图11是接图10的半导体器件的制造工序中的主要部分剖面图。图12是接图11的半导体器件的制造工序中的主要部分剖面图。图13是接图12的半导体器件的制造工序中的主要部分剖面图。图14是本专利技术实施例1的半导体器件的制造工序中的主要部分俯视图。图15是接图13的半导体器件的制造工序中的主要部分剖面图。图16是接图15的半导体器件的制造工序中的主要部分剖面图。图17是本专利技术实施例1的半导体器件的制造工序中的主要部分俯视图。图18是接图17的半导体器件的制造工序中的主要部分剖面图。图19是接图18的半导体器件的制造工序中的主要部分剖面图。图20是接图16的半导体器件的制造工序中的主要部分剖面图。图21是接图20的半导体器件的制造工序中的主要部分剖面图。图22是接图21的半导体器件的制造工序中的主要部分剖面图。图23是接图22的半导体器件的制造工序中的主要部分剖面图。图24是接图23的半导体器件的制造工序中的主要部分剖面图。图25是本专利技术实施例1的半导体器件的制造工序中的主要部分俯视图。图26是本专利技术实施例2的半导体器件的主要部分剖面图。图27是说明本专利技术实施例2的半导体器件的制造方法的主要部分剖面图。图28是本专利技术实施例2的半导体器件的制造工序中的主要部分俯视图。图29是本专利技术实施例3的半导体器件的主要部分剖面图。图30是说明本专利技术实施例3的半导体器件的制造方法的主要部分剖面图。图31是接图30的半导体器件的制造工序中的主要部分剖面图。图32是接图31的半导体器件的制造工序中的主要部分剖面图。图33是本专利技术实施例3的半导体器件的制造工序中的主要部分剖面图。图34是接图32的半导体器件的制造工序中的主要部分剖面图。图35是接图33的半导体器件的制造工序中的主要部分剖面图。图36是接图34的半导体器件的制造工序中的主要部分剖面图。图37是本专利技术实施例4的半导体器件的主要部分剖面图。图38是说明本专利技术实施例4的半导体器件的制造方法的主要部分剖面图。图39是接图38的半导体器件的制造工序中的主要部分剖面图。图40是接图39的半导体器件的制造工序中的主要部分剖面图。图41是接图40的半导体器件的制造工序中的主要部分剖面图。图42是接图41的半导体器件的制造工序中的主要部分剖面图。图43是本专利技术实施例5的半导体器件的主要部分剖面图。图44是说明本专利技术实施例5的半导体器件的制造方法的主要部分剖面图。图45是接图44的半导体器件的制造工序中的主要部分剖面图。图46是接图45的半导体器件的制造工序中的主要部分剖面图。图47是接图46的半导体器件的制造工序中的主要部分剖面图。图48是接图47的半导体器件的制造工序中的主要部分剖面图。图49是接图48的半导体器件的制造工序中的主要部分剖面图。图50是本专利技术实施例6本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，该半导体器件具有半导体元件、对上述半导体元件之间进行分离的元件分离槽、电容器形成槽、及在上述电容器形成槽内通过电介质膜形成的电容器电极，其特征在于：通过在半导体衬底上形成上述元件分离槽的工序，形成上述电容器 形成槽。

【技术特征摘要】
JP 2002-4-17 2002-1149671.一种半导体器件的制造方法，该半导体器件具有半导体元件、对上述半导体元件之间进行分离的元件分离槽、电容器形成槽、及在上述电容器形成槽内通过电介质膜形成的电容器电极，其特征在于通过在半导体衬底上形成上述元件分离槽的工序，形成上述电容器形成槽。2.一种具有MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；及在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序。3.一种具有MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；及在上述栅极绝缘膜上形成栅电极、在上述电容器电介质膜上形成电容器电极的工序。4.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；及在上述第1存储器栅极绝缘膜上形成电荷积蓄层、在上述栅极绝缘膜上形成栅电极、在上述电容器电介质膜上形成电容器电极的工序。5.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；在上述电荷积蓄层上，形成第2存储器栅极绝缘膜的工序；及在上述第2存储器栅极绝缘膜上形成存储器栅电极、在上述栅极绝缘膜上形成栅电极、及在上述电容器电介质膜上形成电容器电极的工序。6.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；在MISFET形成区域，形成上述MISFET的栅极绝缘膜的工序；在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；在上述电荷积蓄层上形成第2存储器栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；及在上述第2存储器栅极绝缘膜上形成存储器栅电极、在上述栅极绝缘膜上形成栅电极、及在上述电容器电介质膜上形成电容器电极的工序。7.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序在半导体衬底上形成元件分离槽、及在电容器形成区域形成电容器形成槽的工序；在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；及在上述电荷积蓄层上形成第2存储器栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序。8.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序在半导体衬底上形成元件分离槽、及在电容器形成区域形成电容器形成槽的工序；在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；在上述电荷积蓄层上形成第2存储器栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；及在上述第2存储器栅极绝缘膜上形成存储器栅电极、及在上述电容器电介质膜上形成电容器电极的工序。9.如权利要求1所述的半导体器件的制造方法，其特征在于上述电容器形成槽的形状为孔状、条状或格子状。10.如权利要求1所述的半导体器件的制造方法，其特征在于，具有以下工序在上述元件分离槽和上述电容器形成槽，埋入绝缘膜的工序；及除去已埋入上述电容器形成槽中的上述绝缘膜的工序。11.如权利要求1所述的半导体器件的制造方法，其特征在于，具有以下工序在上述元件分离槽和上述电容器形成槽，埋入绝缘膜的工序；及除去已埋入上述元件分离槽中的上述绝缘膜的一部分、及已埋入上述电容器形成槽中的上述绝缘膜的工序。12.如权利要求2所述的半导体器件的制造方法，其特征在于上述MISFET包含高耐压用第1 MISFET和低耐压用第2 MISFET，上述第1 MISFET的栅极绝缘膜的膜厚比上述第2 MISFET的栅极绝缘膜的膜厚要厚。13.如权利要求5所述的半导体器件的制造方法，其特征在于上述第2存储器栅极绝缘膜和上述电容器电介质膜，包含由氧化硅膜和氮化硅构成的多层膜。14.如权利要求5所述的半导体器件的制造方法，其特征在于上述电荷积蓄层包含氮化硅膜或Si纳米点。15.如权利要求5所述的半导体器件的制造方法，其特征在于上述电荷积蓄层包含多晶硅膜。16.如权利要求5所述的半导体器件的制造方法，其特征在于上述存储器栅电极包含多晶硅膜...

【专利技术属性】
技术研发人员：冈崎勉，冈田大介，池田良广，塚本惠介，福村达也，宿利章二，原田惠一，岸浩二，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]