一种制备半导体器件的方法，该方法包括如下步骤：在ＳｉＯ↓［２］层上顺序沉积多晶硅层、ＷＮ层和Ｗ层；在Ｗ层上形成掩模图案；通过使用在Ｗ和ＷＮ之间具有高蚀刻选择比的第一蚀刻气体中的等离子体来选择性蚀刻Ｗ层，通过使用在ＷＮ和Ｓｉ之间具有高蚀刻选择比的第二蚀刻气体中的等离子体来选择性蚀刻ＷＮ层和多晶硅层，和通过使用在Ｓｉ和二氧化硅之间具有高蚀刻选择比的第三蚀刻气体中的等离子体来选择性蚀刻多晶硅层１３。
【技术实现步骤摘要】
本专利技术涉及一种制备半导体器件的方法，更具体地，涉及通过使用干法蚀刻技术在W/WN/多晶硅分层薄膜结构上形成图案的技术。
技术介绍
设计具有更低配线电阻(wiring resistance)和更薄厚度的栅电极，以满足半导体集成电路的更高集成密度和更高性能的需求。至于用于实现更低配线电阻和更小薄膜厚度的栅电极结构，已知的是多晶硅-金属结构，其中在多晶硅-Si(polysilicon多硅晶)层上层叠高熔点金属层。已经开发了具有W/WN/多晶硅/SiO2分层薄膜的多晶硅-金属栅电极结构，其中SiO2薄膜用于栅电极结构下面的栅绝缘薄膜，W层用作高熔点金属薄膜，和WN层作为阻挡金属薄膜被夹在W层和多晶硅层之间。通过下面方法制备具有如图3所示的W/WN/多晶硅/SiO2分层薄膜的栅电极结构在W/WN/多晶硅/SiO2分层薄膜10上形成由绝缘薄膜制成的掩模23，并且通过使用干法蚀刻技术对分层薄膜10形成图案。这种制备栅电极的方法描述于例如日本专利申请出版物2000-40696和2003-78034中。在上述的专利文献中，使用干法蚀刻技术作为第一步，其中金属层例如W层15和WN层14通过使用包含SF6-的混和气体中产生的等离子体蚀刻。此后，在第二步中，多晶硅层13通过使用包含Cl2和Ar的混和气体中产生的等离子体蚀刻。接着，在第三步中，多晶硅层13的剩余物通过使用包含HBr和O2的混和气体中产生的等离子体蚀刻，同时保持多晶硅层13对SiO2层12的高选择比。在栅极宽度为110nm的下一代DRAM(动态随机存储器)中，为了提高半导体器件的操作速度而极大降低分层薄膜的厚度，其中例如多晶硅层13的设计厚度为70nm或更少，和由SiO2制成的栅氧化物薄膜的设计厚度为4nm或更少。对于在具有这种栅电极结构的半导体器件中使用上述专利文献描述的制备方法，出现了一个所谓“SiO2层穿透”的问题，其中SiO2层在第二步或第三步中的蚀刻期间由于穿透而破裂。虽然SiO2层穿透问题也描述于上述专利文献中，但是在制备具有上述薄SiO2层12和多晶硅层13的栅电极结构的方法中，难以有效抑制SiO2层的穿透。
技术实现思路
专利技术概述考虑到在常规技术中的上面问题，本专利技术的一个目的是提供一种制备半导体器件的方法，其防止在通过使用干法蚀刻技术形成具有例如W/WN/多晶硅/SiO2分层薄膜的过程中SiO2层的穿透。本专利技术提供一种制备半导体器件的方法，该方法包括如下步骤在二氧化硅层上顺序沉积硅(Si)层、氮化钨(WN)层和钨(W)层；在所述的W层上形成掩模图案；通过使用具有高W/WN蚀刻选择比的第一蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的W层；通过使用具有高WN/Si蚀刻选择比的第二蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的WN层和所述的Si层；和通过使用具有高Si/SiO2蚀刻选择比的第三蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的Si层。根据本专利技术，在W层和WN层之间的边界附近的硅表面中，由于粗糙图案和精细图案区域导致产生的蚀刻深度差异和得到的在硅表面中的蚀刻表面的不均匀性可以通过下面的方法减少使用在W和WN之间具有高蚀刻选择性的第一蚀刻气体中产生的等离子体选择性蚀刻W层。此外，因为通过使用在WN和Si之间具有高蚀刻选择性的第二蚀刻气体中产生的等离子体，在选择性蚀刻WN层和Si层期间，蚀刻不是突然在WN层的穿透部分中进行，在没有扩大由粗糙图案和精细图案区域产生的蚀刻深度差异和得到的蚀刻表面上的不均匀性的条件下，可以防止二氧化硅层的穿透。可以将本专利技术应用于例如形成栅电极和互连图案。在本专利技术中，Si层典型地为多晶硅层。在这种情况下，Si层与下面的W层和WN层构成在多晶硅-金属分层薄膜结构中的栅电极或互连结构。如果将本专利技术应用于制备半导体器件，其中Si层的厚度为70nm或更少和二氧化硅层的厚度为4nm或更少，可以得到二氧化硅薄膜穿透的有效抑制。二氧化硅薄膜典型地为SiO2层。附图说明图1A至1F所示为根据本专利技术第一实施方案制备半导体器件的方法的顺序步骤的剖面图；图2A至2C所示为根据本专利技术第二实施方案制备半导体器件的方法的顺序步骤的剖面图；图3所示为制备半导体器件的常规方法的制备步骤的剖面图；图4A至4C所示为接着根据图3的常规制备方法的制备步骤的剖面图；图5所示为W/WN蚀刻选择比和N2/(N2+SF6)混和率之间关系的曲线图；图6所示为W/WN蚀刻选择比和在以(CF4+SF6)∶N2＝1∶4比率混和的混和气体中的CF4/(CF4+SF6)混和比之间关系的曲线图；图7所示为WN/多晶硅蚀刻选择比和CF4/(CF4+SF6)混和比之间关系的曲线图；图8A至8C所示为根据本专利技术的第三实施方案制备半导体器件的方法的顺序步骤的剖面图；图9A所示为从实验-4中得到的光发射强度和被蚀刻层之间关系的曲线图；和图9B所示为从比较例中得到的光发射强度和被蚀刻层之间关系的曲线图。具体实施例方式优选实施方案详述在描述本专利技术的优选实施方案之前，为了更好地理解本专利技术，描述本专利技术的原理。根据本专利技术人的研究，已经发现SiO2薄膜的穿透由于以下描述的步骤而出现。图4A至4C表明当使用由前面所述的专利文献中描述的制备方法蚀刻W/WN/多晶硅/SiO2分层薄膜时，导致SiO2层穿透的顺序步骤中半导体器件的剖面图。如图4A的第一步骤所示，由于具有高图案密度的附图的左边区域(精细图案区域)的蚀刻速度低于具有低图案密度的附图的右边区域(粗糙图案区域)的蚀刻速度，因为精细图案区域的蚀刻深度小于粗糙图案区域的蚀刻深度，产生所谓的“由于图案密度的粗糙区域和精细图案区域导致的蚀刻深度差异”。W层15具有在其中的大晶界21，晶界21的附近与其它区域相比容易蚀刻，因此在W层15的表面上产生大的不均匀性。在第一步骤中，当蚀刻进行直到WN层14的需要部分被基本完全去除时，如图4B所示，以比其它区域相比更大的量蚀刻掉在先前去除WN层14的多聚硅层13部分。因此，由于粗糙图案和精细图案区域的蚀刻深度差异被扩大，在多聚硅层13的表面上产生大的不均匀性。这是因为由SF6气体蚀刻多聚硅层13的速度高于由SF6气体蚀刻W层15和WN层14的速度。在第二步骤中，进行蚀刻，同时由于粗糙图案和精细图案区域的蚀刻深度差异及由此产生的不均匀性得以基本上保留，而在多聚硅层13的表面上没有任何变化。因此，如图4C所示，在蚀刻最深的粗糙图案区域中多聚硅层13的凹入部分22中产生SiO2层12的穿透问题。本专利技术人已经考虑到，在蚀刻到达SiO2层之前，抑制由于在蚀刻表面上粗糙图案和精细图案区域导致的蚀刻深度差异和不均匀性是必不可少的，以防止SiO2层12的穿透。在完成本专利技术之前，进行以下将描述的实验-1至-3。在实验-1中，使用SF6和N2混和气体中产生的等离子体蚀刻中，检验在混和气体中的N2浓度和W/WN选择比之间的关系。结果示于图5中。对于N2在0％的含量比，W和WN之间的选择比(W/WN选择比)约为“1”，即基本上没有W/WN蚀刻选择性。通过加入N2，W/WN选择比提高，且当N2的含量比为10％至90％时，得到W/WN选择性的最大值本文档来自技高网...
【技术保护点】
一种制备半导体器件的方法，该方法包括如下步骤：在二氧化硅层上顺序沉积硅（Ｓｉ）层、氮化钨（ＷＮ）层和钨（Ｗ）层；在所述的Ｗ层上形成掩模图案；通过使用具有高Ｗ／ＷＮ蚀刻选择比的第一蚀刻气体中产生的等离子体和使用作为蚀刻 掩模的所述掩模图案，选择性蚀刻所述的Ｗ层；通过使用具有高ＷＮ／Ｓｉ蚀刻选择比的第二蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的ＷＮ层和所述的Ｓｉ层；和通过使用具有高Ｓｉ／ＳｉＯ↓［２］蚀刻选择比 的第三蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的Ｓｉ层。
【技术特征摘要】
JP 2004-4-7 2004-1134501.一种制备半导体器件的方法，该方法包括如下步骤在二氧化硅层上顺序沉积硅(Si)层、氮化钨(WN)层和钨(W)层；在所述的W层上形成掩模图案；通过使用具有高W/WN蚀刻选择比的第一蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的W层；通过使用具有高WN/Si蚀刻选择比的第二蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的WN层和所述的Si层；和通过使用具有高Si/SiO2蚀刻选择比的第三蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的Si层。2.根据权利要求1的方法，其中所述的第二气体包括碳氟化合物。3...
【专利技术属性】
技术研发人员：小藤直行，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]
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