具有气隙的中段制程互连结构及其制造方法技术

本公开涉及具有气隙的中段制程互连结构及其制造方法。本文公开了实现减小的电容和/或电阻的中段制程(MOL)互连以及用于形成该MOL互连的相应技术。示例性MOL互连结构包括布置在第一绝缘体层中的器件级接触件和布置在第一绝缘体层之上的第二绝缘体层中的钌结构。器件级接触件与集成电路特征物理接触，并且钌结构与器件级接触件物理接触。气隙将钌结构的侧壁与第二绝缘体层隔开。钌结构的顶表面低于第二绝缘体层的顶表面。布置在第三绝缘体层中的通孔延伸得低于第二绝缘体层的顶表面以与钌结构物理接触。虚设接触间隔件层的剩余部分可以将第一绝缘体层和第二绝缘体层隔开。可以将第一绝缘体层和第二绝缘体层隔开。可以将第一绝缘体层和第二绝缘体层隔开。

【技术实现步骤摘要】
具有气隙的中段制程互连结构及其制造方法


[0001]本公开涉及具有气隙的中段制程互连结构及其制造方法。

技术介绍

[0002]集成电路(IC)行业经历了指数级增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积的互连IC器件的数量)通常增加，而几何尺寸(即，IC特征的尺寸和/或大小和/或这些IC特征之间的间隔)减小。通常，等比例缩小(scaling down)仅受限于通过光刻技术将IC特征限定在不断减小的几何尺寸上的能力。然而，随着减小的几何尺寸被实现以获得具有更快操作速度的IC(例如，通过减小电信号行进的距离)，电阻电容(RC)延迟已成为一项重大挑战，从而抵消了通过等比例缩小所实现的一些优点并限制了IC的进一步等比例缩小。RC延迟通常表示由电阻(R)(即，材料对电流的流动的阻力)和电容(C)(即，材料的存储电荷能力)的乘积引起的通过IC的电信号速度的延迟。因此，希望降低电阻和电容两者来减小RC延迟并优化等比例缩小的IC的性能。将IC的IC组件和/或IC特征物理地和/或电气地连接的IC的互连在其对RC延迟的贡献上尤其成问题。因此，存在改进IC的互连和/或制造IC的互连的方法的需求。

技术实现思路

[0003]根据本公开的一个方面，提供了一种半导体器件，包括：中段制程互连结构，具有：器件级接触件，其布置在第一绝缘体层中，其中，所述器件级接触件物理接触集成电路IC特征，钌结构，其布置在第二绝缘体层中，所述第二绝缘体层布置在所述第一绝缘体层之上，其中，所述钌结构物理接触所述器件级接触件，以及气隙，其将所述钌结构的侧壁与所述第二绝缘体层隔开。
[0004]根据本公开的另一方面，提供了一种半导体器件，包括：第一氧化物层，其布置在衬底之上；第二氧化物层，其布置在所述第一氧化物层之上；第三氧化物层，其布置在所述第二氧化物层之上；器件级接触件，其布置在所述第一氧化物层中并延伸穿过所述第一氧化物层，并且与形成在所述衬底上的IC器件特征物理接触；钌结构，其布置在所述第二氧化物层中并与所述器件级接触件物理接触，其中，在所述钌结构的侧壁与所述第二氧化物层之间布置有气隙；以及通孔，其布置在所述第三氧化物层和所述第二氧化物层中，其中，所述通孔与所述钌结构物理接触。
[0005]根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：在器件级接触件之上并与所述器件级接触件物理接触地形成钌结构；沿着所述钌结构的侧壁形成虚设接触间隔件层；在所述虚设接触间隔件层之上形成绝缘体层之后，从所述钌结构的侧壁去除所述虚设接触间隔件层，以在所述钌结构的侧壁与所述绝缘体层之间形成气隙；并且形成通孔，所述通孔与所述钌结构物理接触。
附图说明
[0006]当结合附图阅读时，从以下具体实施方式可以最好地理解本公开。需要强调的是，根据工业中的标准实践，各种结构未按比例绘制，并且仅用于说明目的。事实上，为了讨论的清楚，各种结构的尺寸可能被任意地增大或减小。
[0007]图1A和图1B是根据本公开的各个方面的用于制造中段制程互连结构的方法的流程图。
[0008]图2至图18是根据本公开的各个方面的处于制造中段制程互连结构(例如，用于制造图1的集成电路器件的中段制程互连结构的方法)的各个阶段处的集成电路器件的部分或整体的局部示意图。
[0009]图19至图27是根据本公开的各个方面的处于制造中段制程互连结构(例如，用于制造图1的集成电路器件的中段制程互连结构的方法)的各个阶段处的集成电路器件的部分或整体的局部示意图。
具体实施方式
[0010]本公开总体上涉及集成电路(IC)器件，并且更具体地，涉及用于IC器件的中段制程互连。
[0011]下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
[0012]此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。此外，在下面的本公开中，特征上的另一特征、连接到特征的另一特征和/或耦合到特征的另一特征的形成可以包括特征以直接接触的方式形成的实施例，并且还可以包括附加特征以插入特征的方式形成使得特征不直接接触的实施例。此外，使用空间相关术语，例如“较低”、“较高”、“水平”、“垂直”、“上方”、“之上”、“下方”、“之下”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)，以易于描述本公开的一个特征相对于另一特征的关系。空间相关术语旨在覆盖包括特征的器件的不同朝向。
[0013]IC制造工艺流程通常分为三类：前段制程(FEOL)、中段制程(MOL或MEOL)和后段制程(BEOL)。FEOL通常包括与在晶圆上制造IC器件(例如，晶体管、电阻器、电容器、和/或电感器)有关的工艺。例如，FEOL工艺包括形成隔离特征、栅极结构、以及源极/漏极特征。BEOL通常包括与制造金属化层有关的工艺，这些金属化层将在FEOL期间制造的IC器件和/或IC器件的组件(例如，栅极结构和/或源极/漏极特征)电气地连接到彼此和/或外部器件，从而实现IC器件的操作。金属化层可以在IC器件和/或IC器件的组件之间路由信号和/或将信号(例如，时钟信号、电压信号、和/或接地信号)分发给IC器件和/或IC器件的组件。通常，每个金属化层(也称为金属化层级)包括布置在绝缘体层中的至少一个互连结构(例如，金属线)和布置在电介质层中的通孔，其中，通孔将金属线连接到不同的金属化层中的互连的金属线。金属化层的金属线和通孔可以被称为BEOL特征或全局互连。MOL通常涵盖与制造下述接
触件相关的工艺：这些接触件将FEOL特征(例如，IC器件的电气有源特征)物理地和/或电气地连接到在BEOL期间形成的第一金属化层(层级)，例如，将晶体管的栅极结构和/或源极/漏极特征连接到第一金属化层的接触件。在MOL期间制造的接触件可以被称为器件级接触件和/或局部互连。有时，MOL涉及在绝缘层中形成多层MOL互连结构，例如，布置在电介质层中的第一接触件和第二接触件，其中，第一接触件将IC器件的电气有源特征连接到第二接触件，并且第二接触件将第一接触件连接到第一金属化层。第一接触件和第二接触件可以分别被称为器件级接触件和局部接触件(或互连)。
[0014]随着IC技术朝着更小的技术节点发展，与全局互连和局部互连相关的电阻和电容对减小IC器件的电阻电容(RC)延迟产生了挑战。例如，已经观察到，先进的IC技术节点中的由MOL互连结构表现出的较高的接触件电阻和电容会显著地延迟(在某些情况下，会阻止)高效本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：中段制程互连结构，具有：器件级接触件，其布置在第一绝缘体层中，其中，所述器件级接触件物理接触集成电路IC特征，钌结构，其布置在第二绝缘体层中，所述第二绝缘体层布置在所述第一绝缘体层之上，其中，所述钌结构物理接触所述器件级接触件，以及气隙，其将所述钌结构的侧壁与所述第二绝缘体层隔开。2.根据权利要求1所述的器件，其中，所述钌结构的顶表面低于所述第二绝缘体层的顶表面，使得具有在所述钌结构的顶表面与所述第二绝缘体层之间限定的距离。3.根据权利要求1所述的器件，其中，所述钌结构包括粘附层和布置在所述粘附层之上的钌插塞，其中，所述气隙将所述钌插塞的侧壁与所述第二绝缘体层隔开。4.根据权利要求3所述的器件，其中，所述气隙还将所述粘附层的侧壁与所述第二绝缘体层隔开。5.根据权利要求1所述的器件，还包括：虚设接触间隔件层的剩余部分，布置在所述第一绝缘体层与所述第二绝缘体层之间并将所述第一绝缘体层和所述第二绝缘体层隔开。6.根据权利要求5所述的器件，其中，所述虚设接触间隔件层是非晶硅层、氧化钛层、或非晶碳层。7.根据权利要求1所述的器件，还包括：后段制程互连结构，其布置在所述中段制程互连结构之上，所述后段制程互连结构具有：通孔，其布置在第三绝缘体层中，所述第三绝缘体层布置在...

【专利技术属性】
技术研发人员：苏怡年，谢志宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：