半导体装置的制造方法制造方法及图纸

一种半导体装置的制造方法。目前，存在来自与基极区域相邻的槽部的结晶缺陷导致集电极－基极间产生接合漏电流的问题。在本发明专利技术中，在氧化硅膜（１５）及ＴＥＯＳ膜（１６）上形成开口部（１７），距槽部（８）的上端部（１８）具有隔开距离（ｔ１）。利用开口部（１７）形成基极引出电极（２１）。然后，从基极引出电极（２１）通过固相扩散形成外部基极区域（１９）。此时，在外部基极区域（１９）和槽部（８）的上端部（１８）具有隔开距离（ｔ２）。通过该制造方法，可抑制集电极－基极间产生接合漏电流。

【技术实现步骤摘要】

本专利技术涉及使用STI法防止集电极-基极间的接合漏电流的技术。
技术介绍
在现有的中，具有使用STI(Shallow TrenchIsolation浅沟槽隔离)法代替LOCOS(Local Oxidation of Silicon硅的局部氧化)实现半导体表层的平坦性及微细化的制法。在该STI法中，由绝缘层添埋通过干式蚀刻形成的槽，从该绝缘膜上面形成沟槽。而且，在沟槽内壁形成热氧化膜，利用CVD(Chemical Vapor Deposition化学气相淀积)添埋CVD氧化膜。然后，与槽邻接地形成基极区域，在CVD氧化膜上面形成与该基极区域电连接的多晶硅层(例如参照专利文献1)。专利文献1特开平9-8119号公报(第7-9页、第1-10图)如上所述，在现有的半导体制造的制造方法中，通过RIE法蚀刻外延层而形成槽，然后，利用采用热氧化法的氧化硅膜及采用CVD法的氧化硅膜添埋该槽。然后，与槽端部邻接而形成基极区域，然后，在槽端部上面形成作为基极电极的多晶硅层。特别是在槽端部由于后续工序中的热应力等应力而容易产生结晶缺陷。而且，存在由于该结晶缺陷而导致集电极-基极间产生接合漏电流的问题。另外，由于结晶缺陷而存在破坏发射极-基极间的PN结，存在集电极-基极间产生漏电流的问题。
技术实现思路
本专利技术是鉴于上述问题而构成的，本专利技术提供一种，其特征在于，包括如下工序在半导体层上面形成在所希望的区域设有第一开口部的第一绝缘膜，通过该第一开口部在所述半导体层上形成槽；除去所述第一绝缘膜的一部分，使所述半导体层的上端部从所述槽附近区域露出；将所述第一绝缘膜作为耐蚀刻掩模使用，蚀刻所述半导体层，以除去所述半导体层的上端部；在由第二绝缘膜添埋所述槽后，以所述第一绝缘膜为阻止膜，研磨所述第二绝缘膜。因此，在本专利技术中，具有蚀刻除去位于槽的上端部及下端部的半导体层的工序。通过该制造方法，可缓和对该上端部的半导体层的热应力及电场的集中。而且，可降低从该下端部的半导体层产生结晶缺陷。在本专利技术中，其特征在于，包括这样的工序在所述半导体层上面堆积第三绝缘膜，在选择地除去所述第三绝缘膜后，在所述半导体层上面选择地形成硅膜，覆盖至少添埋所述槽的所述第二绝缘膜和所述半导体层的边界区域上面。因此，在本专利技术中，利用第三绝缘膜覆盖添埋槽的第二绝缘膜和半导体层的边界区域上面。而且，形成硅膜，不与该分界区域上面直接接触。通过该制造方法，可缓和对该上端部的半导体层的热应力及电场的集中。在本专利技术中，所述半导体装置自所述半导体层表面形成集电极扩散层、基极扩散层及发射极扩散层，形成晶体管，该制造方法特征在于，除去所述第三绝缘膜，以在形成所述基极扩散层的区域设置第二开口部，然后，从位于所述第二开口部的所述硅膜将注入所述硅膜中的杂质固相扩散到所述半导体层中，形成所述基极扩散层。因此，在本专利技术中，可自与添埋槽的第一绝缘膜和半导体层的分界区域上面隔开的区域形成基极扩散层。根据该制造方法，可降低集电极-基极间产生接合漏电流。另外，在本专利技术中，其特征在于，使所述基极扩散层固相扩散，从所述分界区域隔开。因此，在本专利技术中，即使在自槽端部产生结晶缺陷的情况下，也可以避开该结晶缺陷。通过该制造方法，可降低集电极-基极间产生接合漏电流。在本专利技术中，选择地形成绝缘膜，覆盖至少使集电极扩散层和基极扩散层隔开的槽的端部上面。并且，与基极扩散层电连接的硅膜形成未与槽端部直接接触的结构。通过该制造方法，即使在从槽端部产生结晶缺陷的情况，也可减少集电极-基极间产生接合漏电流的。在本专利技术中，使注入多晶硅膜中的杂质固相扩散，形成基极扩散层。而且，利用覆盖槽部上面的绝缘膜，可自与槽端部隔开的区域形成基极扩散层，可使基极扩散层和槽端部隔开。通过该制造方法，即使在从槽端部产生结晶缺陷的情况，也可减少集电极-基极间的接合漏电流的产生。另外，在本专利技术中，从半导体层表面形成槽，蚀刻位于槽端部的半导体层，然后，由绝缘膜添埋所述槽。通过该制造方法，可抑制从槽端部等产生结晶缺陷，可减少集电极-基极间的接合漏电流的产生。附图说明图1是说明本专利技术实施例的的剖面图；图2是说明本专利技术实施例的的剖面图；图3是说明本专利技术实施例的的剖面图；图4是说明本专利技术实施例的的剖面图；图5是说明本专利技术实施例的的剖面图；图6是说明本专利技术实施例的的剖面图；图7是说明本专利技术实施例的的剖面图；图8是说明本专利技术实施例的的剖面图；图9是说明本专利技术实施例的的剖面图；图10是说明本专利技术实施例的的剖面图；图11是说明本专利技术实施例的的剖面图；图12是说明本专利技术实施例的的剖面图。符号说明2 N型埋入扩散层3 外延层4 N型扩散区域8 槽部10 NSG膜11 HTO膜12 沟槽13 HTO膜14 多晶硅膜15 氧化硅膜16 TEOS膜18 上端部21 基极引出电极22 TEOS膜 27 发射极引出电极28 TEOS膜29 钴硅化物膜33 接触孔34 接触孔35 接触孔具体实施方式下面参照图1～12详细说明本专利技术一实施例的。图1～图12是用于说明本实施例的的剖面图。在下面的说明中，对在由隔离区域区分的一个元件形成区域形成例如NPN型晶体管的情况进行说明，但不限于该情况。例如，也可以在其他元件形成区域上形成N沟道型MOS晶体管、P沟道型MOS晶体管、纵型PNP晶体管等，形成半导体集成电路装置。首先，如图1所示，准备P型单晶硅衬底1。自衬底1的表面利用公知的光刻技术形成N型埋入扩散层2。然后，将衬底1配置在外延生长装置的基座上。然后，通过灯管加热，在衬底1上，例如，在提供1200℃左右的高温的同时，向反应管内导入SiHCl3气体和H2气体。由此，在衬底1上生长例如电阻率0.1～2.0Ω·cm、厚度0.5～1.5μm程度的外延层3。然后，在外延层3的表面形成氧化硅膜。利用公知的光刻技术以在形成N型扩散区域4的部分设置开口部的光致抗蚀剂为选择掩模来形成。然后，以加速电压80～120KeV、导入量1.0×1014～1.0×1016/cm2离子注入N型杂质例如磷(P)。然后，除去光致抗蚀剂，扩散离子注入的杂质。然后，除去光致抗蚀剂，扩散离子注入的杂质。另外，本实施例的衬底1及外延层3与本专利技术的“半导体层”对应。并且，在本实施例中，在衬底1上形成有一层外延层3的情况，但不限于该情况。例如，作为本专利技术的“半导体层”，仅是衬底的情况也可以，在衬底上面层积多个外延层的情况也可以。另外，衬底1可以是N型单晶硅衬底、化合物半导体衬底。另外，本实施例的N型埋入扩散层2与本专利技术的“集电极埋入扩散层”对应。其次，如图2所示，在外延层3表面形成氧化硅膜5，在氧化硅膜5的上面形成氮化硅膜6。然后，利用公知的光刻技术以在形成槽部8的部分设置开口部的光致抗蚀剂为选择掩模来形成。在除去氧化硅膜5及氮化硅膜6后，通过干式蚀刻将外延层3除去5000程度。在外延层3上自其表面形成槽部8。另外，本实施例的槽部8与本专利技术的“槽”对应，本专利技术的“槽”只要是相对于外延层3的表面形成槽的结构即可，也可以通过任意的制造方法形成。另外，本实施例的氧化硅膜5及氮化硅膜6与本专利技术的“第一绝缘膜”对应，本专利技术的“第一绝缘膜”在形成槽部8时，只要是可在由CMP法进行研磨时利用的膜即可。其次，如图3所示，在除去光致抗蚀剂后本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其特征在于，包括如下工序：在半导体层上面形成在所希望的区域设有第一开口部的第一绝缘膜，通过该第一开口部在所述半导体层上形成槽；除去所述第一绝缘膜的一部分，使所述半导体层的上端部从所述槽附近区域露出；将所述第一绝缘膜作为耐蚀刻掩模使用，蚀刻所述半导体层，以除去所述半导体层的上端部；在由第二绝缘膜添埋所述槽后，以所述第一绝缘膜为阻止膜，研磨所述第二绝缘膜。

【技术特征摘要】
JP 2004-8-6 230638/041.一种半导体装置的制造方法，其特征在于，包括如下工序在半导体层上面形成在所希望的区域设有第一开口部的第一绝缘膜，通过该第一开口部在所述半导体层上形成槽；除去所述第一绝缘膜的一部分，使所述半导体层的上端部从所述槽附近区域露出；将所述第一绝缘膜作为耐蚀刻掩模使用，蚀刻所述半导体层，以除去所述半导体层的上端部；在由第二绝缘膜添埋所述槽后，以所述第一绝缘膜为阻止膜，研磨所述第二绝缘膜。2.如权利要求1所述的半导体装置的制造方法，其特征在于，包括这样的工序在所述半导体层上面堆积...

【专利技术属性】
技术研发人员：小内聪，奥田敏弘，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]