半导体构装元件的测试方法技术

本发明专利技术公开了一种半导体构装元件的测试方法，适用于封装后的半导体测试制程。首先，准备多个待测试的半导体构装元件，接着，分别对每一半导体构装元件进行基本电性测试，筛选出通过基本电性测试的半导体构装元件，然后，对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件，最后，对每一个通过公板测试的半导体构装元件进行最终产品测试，并进一步筛选出测试失败的部分，以得到确实可用的半导体构装元件，该方法可缩减现阶段半导体测试流程的测试时间，进而降低测试成本。

【技术实现步骤摘要】

本专利技术涉及一种测试方法，特别涉及一种。
技术介绍
参阅图1，一般来说一个完整的集成电路(IC)制造流程，基本包括初期的集成电路设计10与晶片制造11；中期的晶片分类12与封装13；及后期的最终测试14与产品出货15。在集成电路日益微小化的同时，上述集成电路的制程在每一个阶段都相当重要。其中，最终测试14是集成电路在封装后用以测试封装完成产品的电性功能，以保证出厂的集成电路功能上的完整性，并对已测试的产品根据其电性功能分类(即分箱)，以作为集成电路不同等级产品的评价依据。而电性功能测试是针对产品的各种电性参数进行测试以确保产品能够正常运作，用于测试的系统设备将根据产品不同的测试项目而加载不同的测试程序，且随不同的构装型态而有所不同，为确保半导体构装成品的功能性及稳定性，构装成品的诸项功能的性质检验尤为重要，以下对目前封装后的半导体测试流程作一介绍。在说明前必须先了解半导体封装元件测试的目的，该目的是即使在最糟的环境定义下，也可保证半导体元件(根据最初设计的功能)能正常的工作。而测试所考虑的事项必须包括完成半导体元件测试的目标以及还需考虑成本效益。参阅图2，为目前封装后的半导体测试流程，以逻辑性产品而言，现阶段的标准流程步骤如下，首先，在步骤20中，先预备好要上线测试的待测集成电路，将从上游厂商送来的包箱拆封，并一一放在标准容器内，以便在放入测试设备时，处理器(handler)可以将待测集成电路定位，从而使其内的自动化机械装置可自动上料与下料。其次，在步骤21中，当准备好测试环境(包括测试系统、测试程序、处理器，以及连接接口)之后，进行产品的最终测试(FinalTesting，FT)，此阶段的测试包括直流电测试、交流电测试、及功能测试。直流电测试一般包括开路/短路测试、输出最大漏电流/输出最小漏电流测试等。交流电测试主要是测量集成电路元件的时序(TIMING)或是时钟脉冲(CLOCK)参数特性。在此，应注意的是，有许多交流电测试只用于产品设计的参考及特性分析，在生产测试时，不一定需要完全测量时序参数。而功能测试，即在功能测试之前先将产品的直流电参数设定，如中央处理器/系统检测电压、输入高电位、输入低电位、输出高电位、及输出低电位，再加上特定的时序参数。然后以一连串的测试模式根据特定时序参数输入到待测集成电路中，并逐一比较输出是否为预期的高低电位状态。在进行最终产品测试时，必须搭配昂贵的测试设备，以其优越的硬件能力以及高速的运行速度，在极短的时间内完成上述所有的测试。一般而言，每一个待测集成电路通常需要6-7秒的测试时间，而此阶段的收费也是以秒计费。接着，进行步骤22，将通过步骤21的待测集成电路进行系统级测试(System Level Testing，SLT)。一般而言，系统级测试即是利用一测试公板，该测试公板是以发表该半导体构装元件所认证的同步发表的公板作为测试中心，将多个通过该取样抽测的半导体封装元件进行公板测试。在进行步骤22的系统级测试时，每一个待测集成电路所耗费的测试时间至少需要20秒以上，故此阶段的收费是以小时计算，价格相对便宜许多。接着，在步骤23中，进行取样抽测(又称为QC或Q货)，此作业的目的在于在通过产品最终测试的测试品中，随机抽出一定数量的半导体封装元件，重新回到步骤21的测试现场，在测试程序、测试设备、测试温度都不变的条件下，看其测试结果是否与先前的测试结果相一致。若不一致，则有可能是测试设备故障、测试程序有问题、测试配件损坏、测试过程有瑕疵等原因，假设判断出原因不太严重，则将整批测过的半导体封装元件退回到步骤21进行重测。而如果判断出原因严重，则进行步骤231，将此批待测集成电路扣留，等待工程师、主管人员与客户协调后再作决策。最后，进行步骤24，对该进行系统级测试之后的集成电路进行出货的运送作业。由于最终测试是半导体集成电路制程的最后一站，所以许多客户就把测试厂当作他们的成品仓库，以避免自身工厂成品存放的管理，另一方面也减少不必要的成品搬运成本，至此完成整个半导体封装后的测试流程。电子产品为了要求能提供完整的电性功能，所以经过层层的测试把关，务求将出货的半导体封装元件百分之百可用地交到客户手中。然而，随着科技的日新月异，许多半导体芯片的功能愈来愈强化，运行速度也不断攀高。现有测试设备的功能已逐渐不再能够满足半导体芯片的使用，因此使得许多新产品无法进行测试。这也导致许多测试厂为了要测试更高阶的产品，必须不断投入巨资，购买极为昂贵的先进测试设备，以便跟上时代与产品的快速转变。然而，检验半导体芯片的各项功能除了硬件上的支持之外，还需要编写诊断的测试软件，以软件仿真真实的工作环境，目的是确保半导体芯片的各项功能可按照初期集成电路设计的要求工作。但是，无论各项测试程序编写得多么详尽，还是无法找出全部的系统层次问题。当该项半导体芯片上的功能和事件出现某种在元件测试过程中从未遇到过的顺序或组合时，可能就会产生使用上的问题。如果这些问题出现太多(或者在执行重要任务的产品中仅仅偶然出现)，用户将会认为这些产品不可靠甚至不稳定。再者，有些半导体芯片产品的生命周期较短，而编写一份完整的测试程序需要投入许多时间与人力，通常一个产品的测试程序需3-6个月的时间来开发，这还不包括大量生产时修正程序参数或纠错的时间。所以当测试程序开始使用时，产品往往已进入销售末期。一般而言，耗费在测试的时间愈久，产品的竞争力愈低，而上述种种问题也是目前众多测试业者无法突破的困境。况且，大量的生产测试是以时间来计费的，愈复杂的测试程序相对耗费的测试时间愈久。在投入高成本的测试设备，与撰写复杂的测试程序之后，再向客户收取高额的测试费用，似乎已失去了通过测试来降低半导体制造成本的目的。
技术实现思路
本专利技术要解决的技术问题在于克服上述现有技术存在的缺陷，提供一种具有简化测试架构及流程，且可降低测试时间及成本的。根据本专利技术的，适用于封装后的半导体测试制程，该方法包括下列步骤 首先，预备多个待测试半导体构装元件。而后，分别对每一个半导体构装元件进行基本电性测试，筛选出通过基本电性测试的半导体构装元件。接着，对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件。最后，对每一个通过公板测试的半导体构装元件进行最终产品测试，进一步筛选出测试失败的部分，以得到确实可用的半导体构装元件。本专利技术的基本电性测试与公板测试的测试价格相对最终产品测试可便宜许多，引入基本电性测试与公板测试可减少一半的最终产品测试时间，从而可达到降低测试成本与测试时间的有益效果。附图说明图1是一般集成电路制造的流程示意图。图2是现有技术中对封装后半导体构装元件进行测试的流程示意图。图3是本专利技术的半导体构装元件测试方法的较佳实施例的测试流程示意图。图4是一方块示意图，示出了基本电性测试与公板测试可取代直流电测试与功能测试，而交流电测试部分则由最终测试来完成。具体实施例方式有关本专利技术的前述及其它
技术实现思路
、特点、与功效，在以下结合附图的较佳实施例的详细说明中，将可清楚明白。参阅图3所示，本专利技术的可适用于封装后的半导体测试制程，该的较佳实施例包括以下步骤。首先，进行步骤31，构建一测试环境，准备多个待测试的半导体构装元件，本文档来自技高网...

【技术保护点】
一种半导体构装元件的测试方法，适用于封装后的半导体测试制程，其特征在于所述测试方法包括如下步骤：ａ）预备多个待测试半导体构装元件；ｂ）分别对每一个所述半导体构装元件进行基本电性测试，筛选出通过基本电性测试的半导体构装元件；　 　ｃ）对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件；以及ｄ）对每一个通过公板测试的半导体构装元件进行最终产品测试，进一步筛选出测试失败的部分，以得到确实可用的半导体构装元件。

【技术特征摘要】
1.一种半导体构装元件的测试方法，适用于封装后的半导体测试制程，其特征在于所述测试方法包括如下步骤a)预备多个待测试半导体构装元件；b)分别对每一个所述半导体构装元件进行基本电性测试，筛选出通过基本电性测试的半导体构装元件；c)对每一个通过基本电性测试的半导体构装元件进行公板测试，再一次筛选出通过公板测试的半导体构装元件；以及d)对每一个通过公板测试的半导体构装元件进行最终产品测试，进一步筛选出测试失败的部分，以得到确实可用的半导体构装元件。2.根据权利要求1所述的半导体构装元件的测试方法，其特征在于，所述方法还包括一步骤e)将前述通过公板测试的半导体构装元件运送出货。3.根据权利要求2所述的半导体构装元件的测试方法，其特征在于，所述方法还包括一介于所述步骤d)与所述步骤e)之间的步骤f)对所述多个通过最终产品测试的半导体构装元件进行取样抽测。4.根据权利要求3所述的半导体构装元件的测试方法，其特征在于，所述方法在所述步骤f)中的所述取样抽测是在所有测试条件都不变的情况下以少量的抽测样品再一次进行步骤d)的...

【专利技术属性】
技术研发人员：欧阳勤一，
申请(专利权)人：达司克科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]