分裂栅与非闪存结构/阵列及编程、擦除、读出和制造方法技术

在第一导电类型的半导体衬底上形成了分裂栅ＮＡＮＤ闪存结构。该ＮＡＮＤ闪存结构包括上述衬底中的第二导电类型的第一区和上述衬底中的第二导电类型的第二区，且上述第二区与上述第一区彼此隔开。在所述第一区和所述第二区之间界定连续的第一沟道区。多个浮置栅彼此隔开排布，各位于所述沟道区的一个各别部分的上方。设有多个控制栅，各与一个浮置栅相关联且相邻近。每个控制栅具有两部分：位于沟道区的一部分之上方的第一部分和位于相关联的浮置栅上方且电容性耦合到该浮置栅的第二部分。

【技术实现步骤摘要】

本专利技术涉及分裂栅NAND(“与非”)闪存结构，具体涉及仅在NAND闪存结构的末端有一个源极和一个漏极的分裂栅NAND闪存结构。
技术介绍
在本领域中，非易失性存储器集成电路芯片是众所周知的。见美国专利5,029,130和6,151,248。非易失性存储器集成电路芯片的一种形式是NAND闪存装置，在该装置中，一串串联的非易失性存储单元组成NAND闪存结构。参见图1A，其中示出了现有技术的分裂栅NAND闪存结构10的横截面图。(见C.Y.Shu等人的“以快速编程和擦除为特征的120nm技术的分裂栅NAND闪存节点”(“Split-Gate NAND Flash Memory At120nm Technology Node Featuring Fast Programming and Erase”byC.Y.Shu et a1，2004 symposium on VLSI Technology Digest of Technicaland Erase”))。在第一导电类型的半导体衬底12上形成NAND闪存结构10。NAND闪存结构10在衬底12中具有第二导电类型的第一区14和第二导电类型的第二区16。第一区14和第二区16彼此隔开，以界定第一区14和第二区16之间的连续沟道区。多个浮置栅(18A...18N)彼此隔开，且每个浮置栅18位于所述沟道区的一个各别部分之上方，并与该各别部分隔开和绝缘。结构10还具有与每个浮置栅18相关联的选择栅20。选择栅20位于所述沟道区的另一部分之上方，并与相关联的浮置栅18邻接并绝缘。最后，结构10具有多个控制栅22，每个控制栅22与一个浮置栅相关联，并与所述相关联的浮置栅形成堆叠式的栅配置。一般，NAND栅结构10在列方向上形成，而选择栅20和连接各自的选择栅的控制栅22在行方向上形成。图1B中示出了这样的NAND结构10的阵列的平面图。现有技术的NAND结构10存在的问题是，它需要为每个单元提供两条行线一条用于选择栅20，一条用于控制栅22。由于为每个单元配备两条线，而对非易失性单元而言，所述线必须携带高电压，因此每个单元节距将需要有过多的高电压控制线。因此，需要减少每单元线的数量，以改进非易失性存储器装置的节距。
技术实现思路
因此，在本专利技术中，在第一导电类型的半导体衬底上形成NAND闪存结构。该结构在衬底内有第二导电类型的第一区。在衬底内还有第二导电类型的第二区，该区与第一区相互隔开，从而界定它们之间的连续的沟道区。多个浮置栅彼此隔开，各浮置栅位于上述沟道区的一个各别部分之上方，并与该各别部分绝缘。最后，提供了多个控制栅，且每个控制栅与一个浮置栅相关联且相邻近。每个控制栅有两个部分位于沟道区的一部分之上方的第一部分和位于相关联的浮置栅上方且与该浮置栅电容性耦合的第二部分。附图说明图1A是现有技术的NAND闪存结构的示意横截面图。图1B是使用多个如图1A所示的现有技术的NAND闪存结构的NAND闪存装置的俯视图，该图示出了一个NAND闪存结构与其相邻的NAND闪存结构的互连。图2是本专利技术一个实施例的NAND闪存结构的示意横截面图。图3是本专利技术另一个实施例的NAND闪存结构的示意横截面图。图4是本专利技术另一个实施例的NAND闪存结构的示意横截面图。图5A是本专利技术的多个NAND闪存结构的示意横截面图。图5B是图5A所示的本专利技术的NAND闪存结构的平面俯视图。图6A是本专利技术另一个实施例的多个互连的NAND闪存结构的横截面图。图6B是图6A所示的本专利技术的NAND闪存结构的平面俯视图。图7A-1是通过制造本专利技术一实施例的NAND闪存结构的第一步骤得到的结构的俯视图，图7A-2是穿过作用区(active region)的横截面图。图7B-7M是通过后续步骤得到的作用区的横截面图，这些图示出了制造本专利技术实施例的NAND闪存结构的方法。具体实施例方式参阅图2，其中示出了本专利技术第一实施例的NAND闪存结构30的横截面图。在第一导电类型(如P型)的半导体衬底12上形成了图2所示的NAND闪存结构30。该结构30在衬底12中具有第二导电类型(如N型)的、作为源极的第一区14。与第一区14即源极14隔开的是衬底12中的同样也为第二导电类型的、作为漏极的第二区16。源极区14的特征是，其离子注入深度比漏极区16的离子注入深度深。第一区14和第二区16彼此隔开，以在它们之间界定连续的沟道区32。多个浮置栅18彼此隔开，并位于沟道区32之上方，且与该沟道区绝缘。各浮置栅18位于沟道区32的一个各别部分之上方，并控制着其所在位置下方的那部分沟道区中的电流传导。NAND闪存结构30还包含多个控制栅34。各控制栅34与一个浮置栅18相关联且相邻近。各控制栅34具有两部分处于与相关联的浮置栅18相邻的一部分沟道区之上方的第一部分36和处于相关联的浮置栅18上方、与该浮置栅绝缘并电容性耦合到该浮置栅18的第二部分38。控制栅34可以是图2所示的单一结构，或可以是两个独立的、在外部电连接的(即在NAND闪存结构30外电连接的)部分36和38。各第一部分36和第二部分38可以基本为直线形。在图2所示的实施例中，NAND闪存结构30还包含位于一部分沟道区32之上方、与该部分绝缘并与源极区14直接相邻的第一选择栅40。选择栅40用作传统的MOS晶体管的栅极。NAND结构30也可包含处于与第二区16即漏极区直接相邻的一部分沟道区32之上方的第二选择栅(未示出)。然而，在图2所示的实施例中，控制栅34A的第一部分36A位于一部分沟道区32之上方，且该部分与漏极区16直接相邻。参阅图3，其中示出了本专利技术第二实施例的NAND闪存结构130的横截面图。与图2中所示的NAND闪存结构30类似，该结构130具有第一导电类型(如P型)的衬底12。该结构30在衬底12中具有第二导电类型(如N型)的、作为源极的第一区14。与第一区14即源极14隔开的是衬底12中的同样也为第二导电类型的、作为漏极的第二区16。源极区14的特征是，其离子注入深度比漏极区16的离子注入深度深。第一区14和第二区16彼此隔开，以在它们之间界定连续的沟道区32。多个浮置栅18彼此隔开，位于沟道区32之上方，且与该沟道区绝缘。各浮置栅18位于沟道区32的一个各别部分之上方，并控制着其所在位置下方的那部分沟道区中的电流传导。NAND闪存结构130也包含多个控制栅34。各控制栅34与一个浮置栅18相关联且相邻近。各控制栅34具有两部分处于与相关联的浮置栅18相邻的一部分沟道区上方的第一部分36和处于相关联的浮置栅18上方、与该浮置栅绝缘并电容性耦合到该浮置栅18的第二部分38。控制栅34可以是图2中所示的单一结构或可以是两个独立的、在外部电连接的(即在NAND闪存结构30外电连接的)部分36和38。各第一部分36和第二部分38可以基本为直线形。各控制栅34还包括第三部分40，且该部分为突出部(tabportion)。该突出部40在离开第二部分38的方向上延伸，第二部分38位于相关联的浮置栅18之上方并电容性耦合到该浮置栅。突出部40在朝向相邻的浮置栅18的方向上延伸，控制栅34不与该浮置栅相关联。在图3所示的实施例中，NAND闪存结构130还包括位于一部本文档来自技高网...

【技术保护点】
一种在第一导电类型的半导体衬底上形成的ＮＡＮＤ闪存结构，所述结构包含：所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，与所述第一区隔开，从而在该两区之间界定连续的第一沟道区；多个相互隔开的浮置栅， 各在所述沟道区的一个各别部分之上方；以及多个控制栅，各与一个浮置栅相关联且相邻近，每个控制栅具有两部分：位于所述一部分沟道区之上方的第一部分和位于相关联的浮置栅上方并电容性耦合到所述浮置栅的第二部分。

【技术特征摘要】
US 2005-5-20 11/1345401.一种在第一导电类型的半导体衬底上形成的NAND闪存结构，所述结构包含所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，与所述第一区隔开，从而在该两区之间界定连续的第一沟道区；多个相互隔开的浮置栅，各在所述沟道区的一个各别部分之上方；以及多个控制栅，各与一个浮置栅相关联且相邻近，每个控制栅具有两部分位于所述一部分沟道区之上方的第一部分和位于相关联的浮置栅上方并电容性耦合到所述浮置栅的第二部分。2.如权利要求1所述的NAND闪存结构，其中，控制栅的两个部分是单一结构。3.如权利要求1所述的NAND闪存结构，其中，控制栅的两个部分是在外部电连接的独立结构。4.如权利要求1所述的NAND闪存结构，其中，每个控制栅还具有一个在与所述第二部分相反的方向上朝向一相邻浮置栅的突出部。5.如权利要求1所述的NAND闪存结构，还包含位于沟道区的一部分之上方且与该部分绝缘的第一选择栅，该部分与所述第一区直接邻近并接触。6.如权利要求5所述的NAND闪存结构，其中，所述第二区与沟道区的一部分直接邻近并接触，一个控制栅处于该部分之上方并与该部分绝缘。7.如权利要求5所述的NAND闪存结构，还包含位于沟道区的一部分之上方并与该部分绝缘的第二选择栅，该部分与所述第二区直接邻近并接触。8.如权利要求1所述的NAND闪存结构，其中，所述控制栅的所述第一部分基本为直线形，且所述控制栅的所述第二部分基本为直线形。9.如权利要求1所述的NAND闪存结构，其中，每个浮置栅具有一个接近不与该浮置栅相关联的控制栅的尖端。10.一种第一导电类型的半导体衬底内的NAND闪存单元阵列，所述阵列包括多个NAND闪存结构，各结构包含所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的、与所述第一区隔开的第二区，从而在它们之间界定连续的第一沟道区；多个相互隔开的浮置栅，各浮置栅位于沟道区的一个各别部分之上方，其中每个浮置栅限定一个闪存单元；以及多个控制栅，各与一个浮置栅相关联且相邻近，每个控制栅具有两部分位于沟道区的一部分之上方的第一部分和位于相关联的浮置栅之上方并电容性耦合到所述浮置栅的第二部分；所述多个闪存结构配置成多个行和列，一个结构的各沟道区在列方向上朝向；多条在所述列方向上布置的位线，各位线在所述列方向上连接到一个结构的第一区；多条在行方向上布置的行线，各行线在所述行方向上连接到一个结构的第二区；以及多条在所述行方向上布置的控制线，各控制线在所述行方向上连接到一个结构的控制栅。11.如权利要求10所述的阵列，其中，各结构中控制栅的两个部分是单一结构。12.如权利要求10所述的阵列，其中，各结构中控制栅的两个部分是在外部电连接的独立结构。13.如权利要求10所述的阵列，其中，一个结构的各控制栅还具有在与所述第二部分相反的方向上朝向相邻浮置栅的突出部。14.如权利要求10所述的阵列，还包括位于沟道区的一部分之上方且与该部分绝缘的第一选择栅，所述部分与各结构的所述第一区直接邻近并接触。15.如权利要求14所述的阵列，其中，各结构的所述第二区与所述沟道区的一部分直接邻近并接触，一个控制栅位于该部分之上方并与该部分绝缘。16.如权利要求14所述的阵列，还包括位于所述沟道区的一部分之上方并与所述部分绝缘的第二选择栅，该部分与各结构的所述第二区直接邻近并接触。17.如权利要求10所述的阵列，其中，各结构的所述控制栅的所述第一部分基本为直线形，且所述控制栅的所述第二部分基本为直线形。18.如权利要求10所述的阵列，其中，各浮置栅具有一个接近不与该浮置栅相关联的控制栅的尖端。19.如权利要求10所述的阵列，其中，所述衬底内的隔离区在行方向上隔开相邻的闪存结构。20.如权利要求19所述的阵列，其中，在相同的列中，第一闪存结构与第二闪存结构共有第一区。21.如权利要求20所述的阵列，其中，在相同的列中，第三闪存结构与所述第一闪存结构共有第二区。22.一种擦除在第一导电类型的半导体衬底内形成的闪存结构中的多个闪存单元的方法，其中，所述结构具有所述衬底内的第二导电类型的第一区；所述衬底内的第二导电类型的第二区，所述第二区与所述第一区隔开，从而在它们之间界定连续的第一沟道区；多个相互隔开的浮置栅，各位于所述沟道区的一个各别部分之上方，其中每个浮置栅限定一个闪存单元；多个控制栅，各与一个浮置栅相关联且相邻近，每个控制栅具有两个部分位于沟道区的一部分之上方的第一部分和位于相关联的浮置栅之上方且电容性耦合到该浮置栅的第二部分；所述方法包括如下步骤将第一正电压加到多个第一控制栅，其中，各所述第一控制栅彼此不直接相邻；将低于所述第一正电压的第二电压加到多个第二控制栅，其中各第二控制栅是处于一对第一控制栅之间的控制栅，且第二控制栅与被施加了所述第一正电压的所述第一控制栅中的一个直接相邻，从而擦除与各所述第二控制栅相关联的第二浮置栅，将电子从所述第二浮置栅隧穿至与所述相关联的第二控制栅相邻的所述第一控制栅；此后将第三正电压加到多个第三控制栅，其中，各所述第三控制栅彼此不直接相邻，一个第三控制栅位于一对第一控制栅之间；将低于所述第三正电压的第四电压加到多个第四控制栅，其中，各第四控制栅是位于一对第三控制栅之间的控制栅，且第四控制栅与被施加了所述第三正电压的所述第三控制栅中的一个直接相邻，从而擦除了与各所述第四控制栅相关联的第四浮置栅，将电子从所述第四浮置栅隧穿至与所述相关联的第四控制栅相邻的所述第三控制栅。23.如权利要求22所述的方法，其中，所述第一控制栅是相间隔的控制栅，所述第二控制栅是相间隔的控制栅，其中所述第三控制栅是所述第二控制栅，所述第四控制栅是所述第一控制栅。24.如权利要求23所述的方法，其中，所述第一电压与所述第三电压基本相同。25.如权利要求24所述的方法，其中，所述第二电压与所述第四电压基本相同。26.如权利要求25所述的方法，其中，所述第二电压是地电压。27.如权利要求25所述的方法，其中，所述第二电压是负电压。28.如权利要求23所述的方法，其中，所述第一区和第二区处于地电位。29.如权利要求22所述的方法，其中，所述第一控制栅不是相间隔的控制栅，且所述第二控制栅不是相间隔的控制栅。30.如权利要求29所述的方法，还包括如下步骤在擦除第二浮置栅时，将第五电压加到除所述第一控制栅和第二控制栅外的所有控制栅；其中，所述第五电压基本为地电压。31.如权利要求30所述的方法，还包括如下步骤在擦除所述第四浮置栅时，将第六电压加到除所述第三控制栅和第四控制栅外的所有控制栅；其中，所述第六电压基本为地电压。32.一种擦除在第一导电类型的半导体衬底内形成的闪存结构中的多个闪存单元的方法，其中，所述结构...

【专利技术属性】
技术研发人员：Y威德贾杰，JW库克西，C陈，F高，YF林，D李，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：US[美国]