半导体器件及其制造方法技术

提供了这样一种半导体器件及其制造方法，它在不导致形成控制栅电极过程中的未对准问题并且不产生控制栅电极与浮动栅电极之间的泄漏的情况下以自对准方式形成。该半导体器件包括半导体膜、该半导体膜上的第一栅绝缘膜、该第一栅绝缘膜上的浮动栅电极、覆盖该浮动栅电极的第二栅绝缘膜、以及该第二栅绝缘膜上的控制栅电极。该控制栅电极被形成为覆盖该浮动栅电极，并且它们之间插入第二栅绝缘膜，该控制栅电极设有侧壁，且该侧壁形成于控制栅电极中由于浮动栅电极而产生的阶梯部分上。

【技术实现步骤摘要】

本专利技术涉及与形成于衬底上的半导体器件有关的技术。
技术介绍
目前，已积极地开发了用于个人计算机、数码相机、移动电话设备、家用电子设备、RFID等的半导体存储器件。特别地，主要在各自具有浮动栅极结构的EEPROM和闪存上研究和开发了各种构造和结构。还开发了不是在硅晶片，而是在玻璃衬底、塑料衬底以及包括绝缘层的硅晶片上形成半导体存储器件的技术。这一半导体存储器件在例如参考文献1(日本专利申请公开号平5-82787)等中公开。参考文献1等中公开的半导体存储器件的结构参考图12A到12D来描述。图12A所示的半导体存储器件在参考文献1的图1中公开。图12A的半导体存储器件在其上形成绝缘膜1002的半导体衬底1000上具有带沟道形成区1003a和源极或漏极区1003b的半导体层1003、隧道绝缘膜1004、浮动栅电极1005、中间绝缘膜1006以及控制栅电极1007。另一方面，图12C所示的半导体存储器件在参考文献1和参考文献2(日本专利申请公开号平11-87545)的图2中公开。此处，半导体层1003、隧道绝缘膜1004、浮动栅电极1005、中间绝缘膜1006和控制栅电极1007形成于其上形成了绝缘膜1002的半导体衬底1000上。如图12D所示，形成了半导体层1003、绝缘膜1004a、浮动栅极层1005a、绝缘膜1006a和控制栅极层1007，然后通过使用抗蚀剂掩模1008共同蚀刻它们。
技术实现思路
图12A所示的半导体存储器件需要在控制栅极层1007a上形成抗蚀剂掩模1008以形成控制栅电极1007，并蚀刻抗蚀剂掩模以形成图案。然而，难以在期望的位置处适当地形成抗蚀剂掩模1008，因为当形成抗蚀剂掩模1008时，取决于器件的对准精度发生未对准。因此，没有在相对于浮动栅电极1005的对称位置或几乎对称位置处形成抗蚀剂掩模1008(图12B)。因此，其中控制栅电极1007与漏极和源极区之一彼此重叠的区域的长度1009明显不同于其中控制栅电极1007与源极和漏极区中的另一个彼此重叠的区域的长度1010(图12A)。另一方面，在图12C所示的半导体存储器件中，由于浮动栅电极1005、绝缘膜1006和控制栅电极1007是使用图12D所示的抗蚀剂掩模1008共同蚀刻的，因此不导致图12A和12B所示的未对准的问题，但是发现存储器的保持特性较差。考虑到这是因为在控制栅电极1007和浮动栅电极1005之间发生了泄漏。鉴于上述情况，本专利技术的一个目的是提供这样一种，其中在不导致未对准问题的情况下以自对准方式形成控制栅电极，并且在控制栅电极和浮动栅电极之间不发生泄漏。本专利技术的半导体器件的一个特征包括半导体膜、该半导体膜上的第一栅绝缘膜、该第一栅绝缘膜上的浮动栅电极、覆盖该浮动栅电极的第二栅绝缘膜、以及该第二栅绝缘膜上的控制栅电极。形成控制栅电极以覆盖浮动栅电极，且在这两个栅电极之间插入第二栅绝缘膜。在控制栅电极上形成侧壁。侧壁形成于控制栅电极中由于浮动栅电极而产生的阶梯部分上。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、源极区和漏极区。控制栅电极与源极区和漏极区重叠，并在它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与源极区和漏极区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与源极区和漏极区中的另一个彼此重叠的区域中栅极长度方向的长度。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、源极区和漏极区。控制栅电极与源极区和漏极区重叠，且在它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与源极区和漏极区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与源极区和漏极区中的另一个彼此重叠的区域的面积。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区以及一对第二杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。控制栅电极与该对第二杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对第二杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与该对第二杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区和一对第二杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。控制栅电极与该对第二杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对第二杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极与该对第二杂质区中的另一个彼此重叠的面积。本专利技术的半导体器件的另一特征包括半导体膜、该半导体膜上的第一栅绝缘膜、该第一栅绝缘膜上的浮动栅电极、覆盖该浮动栅电极的第二栅绝缘膜、以及该第二栅绝缘膜上的控制栅电极。浮动栅电极包括第一浮动栅电极和该第一浮动栅电极上的第二浮动栅电极。第一浮动栅电极的栅极长度大于第二浮动栅电极的栅极长度。形成控制栅电极以覆盖浮动栅电极，并在它们之间插入第二栅绝缘膜。在控制栅电极上形成侧壁。侧壁形成于控制栅电极中由于浮动栅电极而产生的阶梯部分上。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对轻掺杂漏极(此处称为LDD)区、源极区以及漏极区。控制栅电极与LDD区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对LDD区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极和该对LDD区中的另一个彼此重叠的区域中栅极长度方向的长度。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对LDD区、源极区以及漏极区。控制栅电极与LDD区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对LDD区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极和该对LDD区中的另一个彼此重叠的区域的面积。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区、一对第二杂质区以及一对第三杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。第三杂质区被设置在第二杂质区和第一杂质区之间。控制栅电极与该对第三杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极和该对第三杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中控制栅电极与该对第三杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。本专利技术的半导体器件的另一特征包括设置在半导体膜中的沟道形成区、一对第一杂质区、一对第二杂质区以及一对第三杂质区。沟道形成区被设置在该对第一杂质区之间。第二杂质区被设置在沟道形成区和第一杂质区之间。第三杂质区被设置在第二杂质区和第一杂质区之间。控制栅电极与该对第三杂质区重叠，并且它们之间插入第一栅绝缘膜和第二栅绝缘膜。其中控制栅电极与该对第三杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中控制栅电极和该对第三杂质区中的另一个彼此重叠的区域的面积。本专利技术的半导体器件的另一特征包括在半导体膜上形成第一栅绝缘膜、在该第一栅绝缘膜上形成浮动栅电极、形本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体；所述半导体上的第一栅绝缘膜；所述第一栅绝缘膜上的浮动栅电极；覆盖所述浮动栅电极的第二栅绝缘膜；以及所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，其中 所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，以及所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上。

【技术特征摘要】
JP 2005-12-26 2005-3730101.一种半导体器件，包括半导体；所述半导体上的第一栅绝缘膜；所述第一栅绝缘膜上的浮动栅电极；覆盖所述浮动栅电极的第二栅绝缘膜；以及所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，其中所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，以及所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上。2.如权利要求1所述的半导体器件，其特征在于在所述半导体中设置沟道形成区、源极区和漏极区，所述控制栅电极与所述源极区和所述漏极区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述源极区和漏极区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述源极区和漏极区中的另一个彼此重叠的区域中栅极长度方向的长度。3.如权利要求1所述的半导体器件，其特征在于在所述半导体中设置沟道形成区、源极区和漏极区，所述控制栅电极与所述源极区和所述漏极区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述源极区和漏极区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述源极区和漏极区中的另一个彼此重叠的区域的面积。4.如权利要求1所述的半导体器件，其特征在于在所述半导体中设置沟道形成区、一对第一杂质区以及一对第二杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述控制栅电极与所述一对第二杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述一对第二杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对第二杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。5.如权利要求1所述的半导体器件，其特征在于在所述半导体中设置沟道形成区、一对第一杂质区以及一对第二杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述控制栅电极与所述一对第二杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述一对第二杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对第二杂质区中的另一个彼此重叠的区域的面积。6.一种半导体器件，包括半导体；所述半导体上的第一栅绝缘膜；所述第一栅绝缘膜上的浮动栅电极；覆盖所述浮动栅电极的第二栅绝缘膜；所述第二栅绝缘膜上的控制栅电极；以及所述控制栅电极上的侧壁，其中所述浮动栅电极包括第一浮动栅电极和所述第一浮动栅电极上的第二浮动栅电极，所述第一浮动栅电极的栅极长度大于所述第二浮动栅电极的栅极长度，所述控制栅电极被形成为覆盖所述浮动栅电极，并且它们之间插入所述第二栅绝缘膜，以及所述侧壁形成于所述控制栅电极中由于所述浮动栅电极而产生的阶梯部分上。7.如权利要求6所述的半导体器件，其特征在于，在所述半导体中设置沟道形成区、一对LDD区、源极区和漏极区，所述控制栅电极与所述LDD区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述一对LDD区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对LDD区中的另一个彼此重叠的区域中栅极长度方向的长度。8.如权利要求6所述的半导体器件，其特征在于在所述半导体中设置沟道形成区、一对LDD区、源极区和漏极区，所述控制栅电极与所述LDD区重叠，并且在它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述一对LDD区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对LDD区中的另一个彼此重叠的区域的面积。9.如权利要求6所述的半导体器件，其特征在于在所述半导体中设置沟道形成区、一对第一杂质区、一对第二杂质区和一对第三杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述第三杂质区被设置在所述第一杂质区和所述第二杂质区之间，所述控制栅电极与所述一对第三杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述一对第三杂质区中的一个彼此重叠的区域中栅极长度方向的长度等于或几乎等于其中所述控制栅电极与所述一对第三杂质区中的另一个彼此重叠的区域中栅极长度方向的长度。10.如权利要求6所述的半导体器件，其特征在于在所述半导体中设置沟道形成区、一对第一杂质区、一对第二杂质区和一对第三杂质区，所述第二杂质区被设置在所述第一杂质区和所述沟道形成区之间，所述第三杂质区被设置在所述第一杂质区和所述第二杂质区之间，所述控制栅电极与所述一对第三杂质区重叠，并且它们之间插入所述第一栅绝缘膜和所述第二栅绝缘膜，以及其中所述控制栅电极与所述一对第三杂质区中的一个彼此重叠的区域的面积等于或几乎等于其中所述控制栅电极与所述一对第三杂质区中的另一个彼此重叠的区域的面积。11.一种制造半导体器件的方法，包括在半导体上形成第一栅绝缘膜；在所述第一栅绝缘膜上形成浮动栅电极；形成第二栅绝缘膜以覆盖所述浮动栅电极；在所述第二栅绝缘膜上形成导电膜；在所述导电膜上形成一膜；使所述膜经受蚀刻以在所述导电膜中由于所述浮动栅电极而产生的阶梯部分上形成侧壁；在所述导电膜上的阶梯部分的上阶梯部分上形成掩模；以及通过使用所述掩模和所述侧壁蚀刻所述导电膜以形成控制栅电极。12.如权利要求11所述的制造半导体器件的方法，其特征在于所述掩模被形成为不延伸超...

【专利技术属性】
技术研发人员：浅见良信，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：JP[日本]