半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构形成方法，其中在ＭＯＳ沟道和硅化源极／漏极区之间提供了一种与延伸区离子注入工艺以及重叠电容无关的低电阻连接。本发明专利技术的方法广泛地包括选择性地去除ＭＯＳ结构的外间隔物，且然后在先前由外间隔物保护的半导体衬底的暴露的部分上选择性地镀覆金属或金属间材料。本发明专利技术还提供了一种利用所述方法形成的半导体结构。半导体结构包括在硅化源极／漏极区和沟道区之间的低电阻连接，其包括选择性镀覆的金属或金属间材料。

【技术实现步骤摘要】

本专利技术涉及一种。更具体而言，本专利技术涉及一种半导体结构，其在金属氧化物半导体场效应晶体管(MOSFET)的沟道和硅化源极/漏极区之间具有与延伸区注入和器件重叠(即Miller)电容无关的低电阻延伸区连接(在小于50欧姆/平方，优选从约2到30欧姆/平方的量级；现有技术的值通常从约50到约500欧姆/平方)。本专利技术还提供了一种制造这样的半导体结构的方法，其中位于硅化源极/漏极区和沟道之间的源极/漏极延伸区的部分被选择性地用金属或金属间材料镀覆。
技术介绍
场效应晶体管(FET)是今天的集成电路的基本结构单元。这样的晶体管可以形成于常规的体衬底(比如硅)中或绝缘体上半导体(SOI)衬底中。目前工艺水平的金属氧化物半导体(MOS)晶体管通过在栅介质和衬底上沉积栅叠层材料来制造。一般而言，MOS晶体管制造工艺实现了光刻和蚀刻工艺来界定导电的例如多晶硅、Si的栅结构。栅结构和衬底被热氧化，之后通过注入形成源极/漏极延伸区。有时使用间隔物来进行注入以在栅极和注入的结之间产生特定的距离。在一些例子中，比如在nFET器件的制造中，在没有间隔物的情况下注入nFET器件的源极/漏极延伸区。对于pFET器件，通常在存在间隔物的情况下注入源极/漏极延伸区。通常在已经注入源极/漏极延伸区之后形成较厚的间隔物。然后在存在厚的间隔物的情况下进行深的源极/漏极注入。进行高温退火来激活结，之后在源极/漏极和栅极的顶部被一般地硅化。硅化物的形成通常需要难熔金属沉积在含硅衬底上，之后进行高温热退火工艺来产生硅化物材料。硅化工艺形成了对于深源极/漏极区和栅导体的低电阻率接触。为了能够制造比目前可行更高的集成密度的集成电路(IC)，比如存储器、逻辑和其他器件，必须找到进一步缩小场效应晶体管(FET)比如金属氧化物半导体的尺寸的方法。晶体管尺寸按比例缩小允许改善的性能和致密度，但是这样的按比例缩小具有一些器件退化效应。通过减小晶体管线宽、减小栅氧化物厚度和减小源极/漏极延伸区电阻，获得了高性能MOS器件的换代改善。更小的晶体管线宽引起了源极和漏极之间更小的距离。这引起了互补金属氧化物半导体(CMOS)电路的更快的开关速度。然而，随着晶体管线宽变小，可进行硅化的总面积也减小了。这意味着随着晶体管线宽缩小，增加了线电阻(即串联电阻)。增加的线电阻导致器件性能的退化。源极/漏极延伸区电阻是另一个重要的性能因素。通过减小源极/漏极延伸区电阻而可以增加驱动电流。增加源极/漏极延伸区剂量导致了更低的电阻，但是具有增加结深度的不期望的副效应。如此，存在一种对于在沟道和硅化源极/漏极区之间具有与延伸区注入和器件重叠(即Miller)电容无关的低电阻延伸区连接的半导体结构。Miller电容也被称为栅-漏极或栅-源极电容，其将电容增加了与晶体管的电压增益相关的一定因子。
技术实现思路
本专利技术提供了一种方法，其中在器件沟道和硅化源极/漏极区之间提供了一种与延伸区离子注入工艺以及重叠电容无关的低电阻连接。本专利技术的方法广泛地包括选择性地去除MOS结构的外间隔物，然后在先前由外间隔物保护的半导体衬底的暴露的部分上选择性地镀覆金属或金属间材料。暴露的部分位于硅化源极/漏极区和沟道区之间(或栅导体的边缘)。概况地，本专利技术的方法包括提供一种MOS结构，其包括位于半导体衬底的表面上的至少一个栅区，所述至少一个栅区包括在所述半导体衬底中由沟道区分开的源极/漏极区和源极/漏极延伸区；位于所述沟道区上方的栅介质和栅导体；位于至少所述栅导体的侧壁上的偏移间隔物和与所述偏压间隔物相邻的外间隔物和位于源极区/漏极区顶部与所述外间隔物相邻的硅化物接触；去除所述外间隔物来暴露包括源极/漏极延伸区的半导体衬底的表面部分；和在包括所述源极/漏极延伸区的所述半导体衬底的所述暴露的表面部分上选择性地镀覆金属或金属间材料。除了所述方法以外，本专利技术还涉及一种利用上述方法形成的半导体结构。概况地，该半导体结构包括在硅化源极/漏极区和沟道区之间的低电阻连接，其包括选择性镀覆的金属或金属间材料。“低电阻”意味着具有小于50欧姆/平方，更为典型地在约2到约30欧姆/平方量级的电阻率的连接。在现有技术中，电阻通常为约50到约500欧姆/平方，由此本专利技术代表了在现有技术结构上的改进。概况地，半导体结构包括半导体衬底，包括源极/漏极延伸区和位于所述源极/漏极延伸区之间的沟道区；位于沟道区上并设置于所述半导体衬底的表面上的栅介质和栅导体，所述栅介质和所述栅导体具有由偏移间隔物覆盖的垂直边缘；和硅化源极/漏极接触，其中所述硅化源极/漏极接触与所述沟道区通过位于所述半导体衬底包括所述源极/漏极延伸区的表面上的金属或金属间材料分开。这里使用术语“硅化源极/漏极接触”来指示源极/漏极区由常规的硅化工艺硅化的部分。附图说明图1是描绘用于本专利技术的初始MOS结构的剖面图；图2是描绘在从所述结构去除外间隔物之后的图1的MOS结构的剖面图；图3是描绘在进行选择性镀覆工艺之后的图2的MOS结构的剖面图，在所述选择性镀覆工艺中至少在源极/漏极延伸区的暴露的部分形成金属或金属间材料；和图4是描绘在于所述结构上形成可选的应力诱发衬垫之后的图3的MOS结构的剖面图。具体实施例方式现将通过参考以下的讨论和本申请的附图而更加详细地描述本专利技术，本专利技术提供了一种制造半导体结构的方法和由所述方法形成的所得结构，所述半导体结构具有减小的延伸区电阻。图1示出了在本专利技术中使用的初始MOS结构10。如图所示，初始MOS结构10包括具有至少一个栅区14的半导体衬底12。该至少一个栅区14包括源极/漏极区16、源极/漏极延伸区18、沟道区20、栅介质22和栅导体24。如图所示，源极/漏极延伸区18通过沟道区20彼此分开。而且，如图所示，栅介质22和栅导体24位于半导体衬底12的表面上的沟道区20的顶部。栅区14还包括一对间隔物，包括内(即偏移)间隔物26和外间隔物28。内间隔物26位于至少栅导体24的侧壁上。该至少一个栅区14还包括位于源极/漏极区16的顶上的硅化物区30和栅导体24的顶上的可选的硅化物区32。初始结构10还包括位于半导体衬底12中的沟槽隔离区34。注意到为了例举，提供了所述至少一个栅区14，且由此本专利技术不限于仅一个栅区。相反，当衬底包括多个栅区时本专利技术也起作用。该多个栅区可以具有相同或不同的导电性，即nFET、pFET或nFET和pFET的组合。利用常规的CMOS处理技术和本领域中公知的材料来形成初始结构10。例如，初始结构10的半导体衬底12包括任何的半导体材料，其包括但不限于Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其他的III/V族化合物半导体。半导体衬底12还可以包括有机半导体或比如Si/SiGe的层叠半导体、或绝缘体上半导体(SOI)。在本专利技术的某些实施例中，优选的是半导体衬底12由含Si半导体材料即包括硅的半导体材料组成。半导体衬底12可以掺杂的、未掺杂的或在其中包含掺杂和未掺杂的区域。当如图1所示使用SOI衬底时，SOI衬底包括顶半导体层12A、绝缘层12B和底半导体层(在图中未显示)。绝缘层12B包括晶体或非晶氧化物或氮化物，并将顶半导体层与底半导体层分开。当使用SOI衬底时，在某些实施例本文档来自技高网...

【技术保护点】
一种半导体结构，包括：半导体衬底，包括源极／漏极延伸区和位于所述源极／漏极延伸区之间的沟道区；位于所述沟道区上且设置于所述半导体衬底的表面上的栅介质和栅导体，所述栅介质和所述栅导体具有由偏移间隔物覆盖的垂直边缘；和硅 化源极／漏极接触，其中所述硅化源极／漏极接触与所述沟道区通过位于所述半导体衬底包括所述源极／漏极延伸区的表面上的金属或金属间材料分开。

【技术特征摘要】
US 2005-11-21 11/164,3781.一种半导体结构，包括半导体衬底，包括源极/漏极延伸区和位于所述源极/漏极延伸区之间的沟道区；位于所述沟道区上且设置于所述半导体衬底的表面上的栅介质和栅导体，所述栅介质和所述栅导体具有由偏移间隔物覆盖的垂直边缘；和硅化源极/漏极接触，其中所述硅化源极/漏极接触与所述沟道区通过位于所述半导体衬底包括所述源极/漏极延伸区的表面上的金属或金属间材料分开。2.根据权利要求1所述的半导体结构，其中所述半导体衬底是体半导体。3.根据权利要求1所述的半导体结构，其中所述半导体是绝缘体上半导体。4.根据权利要求1所述的半导体结构，其中所述金属或金属间材料在所述硅化源极/漏极接触上延伸且覆盖所述硅化源极/漏极接触。5.根据权利要求1所述的半导体结构，其中所述金属或金属间材料包括W、Al、Cu、Au、Pt、Pd、Ni、Co、Re、Rh、Ag、TiN、Ti、TaN、WN或其合金。6.根据权利要求1所述的半导体结构，其中所述金属或金属间材料包括CoWP。7.根据权利要求1所述的半导体结构，其中所述金属或金属间材料提供了具有小于50欧姆/平方的电阻的延伸区连接。8.根据权利要求1所述的半导体结构，其中所述栅导体还包括包含硅化物的上区域。9.根据权利要求1所述的半导体结构，还包括衬垫，所述衬垫将应力引入所述沟道区中，所述衬垫位于包括所述硅化源极/漏极接触、所述金属或金属间材料、所述栅介质和所述栅导体的所述半导体衬底上。10.一种半导体结构的制造方法，包括提供一种结构，所述结构包括位于半导体衬底的表面上的至少一个栅区，所述至少一个栅区包括...

【专利技术属性】
技术研发人员：奇达姆贝拉奥杜里塞蒂，拉登斯卡尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]