高压半导体器件及其制造方法技术

本发明专利技术公开了一种高压半导体器件及其制造方法。该高压半导体器件包括：半导体衬底，其具有高压阱区；器件隔离膜，其限定该半导体衬底的有源区；漂移区，其形成在该器件隔离膜的外围；杂质区，其在该漂移区的底部下方形成以覆盖该器件隔离膜；栅电极，其形成在该有源区的预定区中；以及源极／漏极区，其形成在该栅电极任一侧上的漂移区中。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及一种通过在低压阱区(漂移区)的底部下方形成杂质区而能够提高击穿电压的。
技术介绍
一般来说，为了降低电力消耗并确保可靠性，半导体器件使用提供小于等于3.3V电压的电源。然而，由于半导体器件与一个系统内的外围器件互连，该外围器件采用提供大于5V高压的电源，因此半导体器件还具有高压晶体管以承受从外部供应到电路内部的高输入电压。 这种高压晶体管具有与普通MOS晶体管即低压晶体管相同的结构，并且高压晶体管通过一系列的工艺与低压晶体管同时形成。 在下文中，将描述包括传统高压晶体管的高压半导体器件及该高压半导体器件的制造方法。 图1是根据传统方法的高压半导体器件的剖视图。如图1所示，根据传统方法的高压半导体器件构造为包括半导体衬底1；形成于半导体衬底1中的高压P阱2和高压N阱(未示出)；器件隔离膜3，其限定有源区；栅电极(G)4，其形成于该有源区的预定区域；源极/漏极区(D/S)6，其形成于栅电极4的任一侧；以及漂移区5，其完全覆盖大的源极/漏极区6，以稳定击穿电压。这里，通过在半导体衬底1上形成沟槽并在沟槽内填充绝缘膜来形成器件隔离膜3，使得器件隔离膜3的深度很深。 根据该制造方法，首先，通过离子注入杂质在半导体衬底1中形成高压N阱(未示出)和高压P阱2。之后，在半导体衬底1上形成掩模以露出器件隔离区；并且蚀刻通过掩模露出的衬底区来形成沟槽；然后沉积绝缘膜以填充沟槽。 接下来，通过对绝缘膜进行化学机械抛光(CMP)工艺，形成沟槽形的器件隔离膜3。对此，在衬底上形成露出器件隔离区的器件隔离掩模后采用LOCOS(硅的局部氧化)方法；之后对其进行沟道阻止离子注入(channel stopion implant)，就能够通过热氧化工艺在器件隔离区形成场氧化物膜。 接下来，在高压P阱2和高压N阱的表面上分别形成N漂移区5和P漂移区(未示出)。这里，低压阱区变为漂移区。 此时，在制造具有0.35μm临界尺寸(CD)的栅电极的0.35μm半导体工艺中，通过在900KeV下进行离子注入而形成漂移区，而在制造0.25μm临界尺寸(CD)的栅电极的0.25μm半导体工艺中，通过在500KeV下进行离子注入而形成漂移区。也就是说，这是由于如果在0.25μm半导体的高集成器件的制造工艺中，在大于等于500KeV的情况下进行杂质的离子注入，就会在短CD的栅电极的底部下方形成大而深的杂质区。因此，显而易见的是，0.25μm半导体制造工艺中漂移区的深度比0.35μm半导体制造工艺中漂移区的深度浅。 之后，在半导体衬底上沉积栅极氧化物膜和多晶硅，然后将栅极氧化物膜和多晶硅一起图案化以形成栅电极4。 最后，通过离子注入工艺，在高压NMOS或PMOS的栅电极4任一侧的漂移区5处形成源极/漏极区6。之后，进行包括接触和布线(contact andwiring)工艺的后续工艺。 然而，根据上述传统的高压半导体及其制造方法，在0.25μm半导体工艺中，在通过将杂质离子注入至深沟槽形的器件隔离膜而形成漂移区的情况下，如图1的I部分所示，就会出现漂移区5不形成于器件隔离膜3的底部下方的问题。 这是由于，在0.25μmCMOS半导体工艺中，当离子注入杂质以形成漂移区时，最大离子注入能级仅是500KeV，因此杂质未被注入到器件绝缘膜的底部下方。 因此，在0.25μm半导体工艺中，在简单地通过将离子注入至器件绝缘膜以形成漂移区的情况下，不能实现18V双向高压半导体。
技术实现思路
因此，有必要提供一种，该高压半导体器件能够通过在进行低压N阱工艺时将高离子能注入到离子注入工艺的附加工艺，在漂移区的底部下方设置杂质区以完全覆盖器件隔离膜，从而提高器件的击穿电压。 根据本专利技术的实施例，本专利技术提供了一种高压半导体器件，包括半导体衬底，其具有高压阱区；器件隔离膜，其限定该半导体衬底的有源区；漂移区，其形成在该器件隔离膜的外围；杂质区，其形成于该漂移区的底部下方以覆盖该器件隔离膜；栅电极，其形成在该有源区的预定区域中；以及源极/漏极区，其形成在该栅电极的任一侧上的漂移区中。 根据本专利技术的另一实施例，本专利技术提供了一种高压半导体器件的形成方法，该形成方法包括步骤在半导体衬底中形成高压阱区；在该半导体衬底中形成器件隔离膜；在该高压阱区的表面上形成漂移区；通过离子注入高浓度杂质在该漂移区的底部下方形成杂质区以覆盖该器件隔离膜；在该半导体衬底上形成栅电极；以及通过利用该栅电极作为掩模离子注入杂质，在该栅电极的任一侧上的漂移区中形成源极/漏极区。 在再一实施例中，通过蚀刻该半导体衬底、形成沟槽、以及在该沟槽内沉积绝缘膜而形成该器件隔离膜。为了避免漂移区不形成于沟槽型器件隔离膜下方的问题，在器件隔离膜的底部下方形成杂质区以完全围绕器件隔离膜。 特别地，本专利技术的其它实施例提供了一种形成高压半导体器件的方法，其中高压阱区是高压N阱；和/或在该高压阱区的表面上形成的漂移区是低压P阱；和/或在通过离子注入高浓度杂质在该漂移区的底部下方形成杂质区的步骤中，在大于800KeV～900KeV的高能级下离子注入杂质。附图说明根据结合附图对各实施例的如下描述，本专利技术的上述以及其他目的和特征将变得很清楚，其中图1是传统高压半导体器件的剖视图；图2示出了根据本专利技术实施例的高压半导体器件的剖视图；以及图3A、图3B、图3C、图3D和图3E是示出了根据本专利技术实施例的高压半导体器件的形成方法的剖视图。具体实施方式在下文中，将参考附图详细描述本专利技术的实施例，以使本领域技术人员易于实施所述优选实施例。 图2示出了根据本专利技术实施例的高压半导体器件的剖视图；以及图3A、图3B、图3C、图3D和图3E是示出了根据本专利技术实施例的高压半导体器件的形成方法的剖视图。 如图2所示，根据本专利技术实施例的高压半导体器件构造为包括半导体衬底41，其内具有高压P阱区42；器件隔离膜63，其限定半导体衬底41的有源区；N型漂移区54，其形成于器件隔离膜63的外围；N型杂质区70，其形成于漂移区54的底部下方以覆盖器件隔离膜63；栅电极51，其形成于该有源区的预定区域处；以及源极/漏极区48，其形成于栅电极51的任一侧的漂移区54处。 这里，为低压N阱区的N型漂移区54是通过离子注入N型杂质形成的，而N型杂质区是通过在大于800KeV～900KeV的高能级下通过离子注入高浓度杂质形成的。 通过蚀刻半导体衬底41形成沟槽且之后在沟槽内填充绝缘膜，形成器件隔离膜63。同时，由于并非通过传统的杂质离子注入在器件隔离膜63的底部下方形成漂移区54，因此杂质区70附加形成在器件隔离膜63的底部下方。 特别地，不在器件隔离膜63的底部下方形成的漂移区通常出现在栅电极的临界尺寸(CD)是0.25μm的高集成半导体器件中，并且因此，通过在栅电极的CD不大于0.25μm的高集成半导体器件中在漂移区的底部下方形成杂质区，该半导体器件的击穿电压可大于18V。 同时，尽管在上述的优选实施例中，高压阱区是高压P阱且在高压阱区的表面上形成的漂移区是低压N阱，但是本专利技术并不局限于此，而是可以应用在高压阱区是高压N阱且在高压阱区的表面上形成的漂移区是低压P阱的情况。也就是说，P型杂质区设置在低压本文档来自技高网...

【技术保护点】
一种高压半导体器件，包括：半导体衬底，其具有高压阱区；器件隔离膜，其限定该半导体衬底的有源区；漂移区，其形成在该器件隔离膜的外围；杂质区，其形成于该漂移区的底部下方以覆盖该器件隔离膜；栅电极，其形成在 该有源区的预定区域中；以及源极／漏极区，其形成在该栅电极的任一侧上的漂移区中。

【技术特征摘要】
KR 2005-12-28 10-2005-0132332书中所限定的本发明的构思和范围的情况下，可以对本发明进行各种变化和改型。权利要求1.一种高压半导体器件，包括半导体衬底，其具有高压阱区；器件隔离膜，其限定该半导体衬底的有源区；漂移区，其形成在该器件隔离膜的外围；杂质区，其形成于该漂移区的底部下方以覆盖该器件隔离膜；栅电极，其形成在该有源区的预定区域中；以及源极/漏极区，其形成在该栅电极的任一侧上的漂移区中。2.如权利要求1所述的高压半导体器件，其中，该杂质区形成于该器件隔离膜的底部下方。3.如权利要求1所述的高压半导体器件，其中，该栅电极的临界尺寸是0.25μm。4.如权利要求1所述的高压半导体器件，其中，该高压阱区是高压N阱；并且在该高压阱区的表面上形成的漂移区是低压P阱。5.如权利要求1所述的高压半导体器件，其中，该高压阱区是高压P阱；并且在该高压阱区的表面上形成的漂移区是低压N阱。6.如权利要求1所述的高压半导体器件，其中，该杂质区是通过注入作为高浓度杂质的磷而形成的N型杂质区。7.如权利要求1所述的高压半导体器件，其中，该器件隔离膜的底部被该杂质区完全覆盖。8.一种高压半导体器件的形成方法，该形成方法包括下述步骤在半导体衬底中形成高压阱区；在该半导体衬底中形成器件隔离膜；在该高压阱区的表面上形成漂移区；通过离子注入高浓度杂质在该漂移区的底部下方形成杂质区以覆盖该器件隔离膜；在该半导体衬底上形成栅电极；以及通过利用该栅电极作为掩模离子注入杂质，在该栅电极的任一侧上的漂移区中形成源极/漏极区。...

【专利技术属性】
技术研发人员：高哲柱，
申请(专利权)人：东部电子股份有限公司，
类型：发明
国别省市：KR[韩国]