半导体器件及其制造方法以及接触刻蚀停止层技术

本发明专利技术公开了一种半导体器件及其制造方法以及接触刻蚀停止层，该器件包括衬底、在所述衬底上形成的至少一个栅极和源／漏区，以及由多层结构组成的接触刻蚀停止层，该接触刻蚀停止层包括在所述衬底和所述栅极、源／漏区上形成的第一接触刻蚀停止层；在所述第一接触刻蚀停止层上形成的隔离层；在所述隔离层上形成的第二接触刻蚀停止层。本发明专利技术的半导体器件，可以有效降低器件制作过程中等离子体对器件的损伤，并进一步增大在器件沟道中的应力，更有效地提高载流子的迁移率，改善器件的电性能。本发明专利技术器件的制造方法，简单可行，操作方便，无需增加额外的工艺步骤，对生产周期影响不大。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种半导体器件及其制造方 法以及接触刻蚀停止层。
技术介绍
随着集成电路的制造向超大规模集成电路(ULSI)发展，其内部的电路 密度越来越大，器件尺寸越来越小，操作速度越来越快，改善电路中器件的 驱动电流变得越来越重要。电路的驱动电流与器件的栅极长度、栅极电容以 及载流子的迁移率等多个参数密切相关，缩短栅极长度、增加栅极电容或提 高载流子的迁移率都可以有效地改善器件的驱动电流。其中，在不改变栅极 结构的情况下，常利用应力工程向器件的沟道施加一定的应力，以提高沟道 内的载流子的迁移率，改善器件的驱动电流。进入65nm工艺技术节点，由于 传统的提高器件驱动电流的方法受到了诸多限制，通过应力工程改善器件的 驱动电流已经成为半导体产业的实际上的工业标准。所谓应力工程是指，在器件形成过程中，在器件表面生长能引入应力的 材料层，可以达到改善器件特性的目的。现已证实，沿沟道方向的压应力 (compressive strain)可以4是高空穴的迁移率，可用于1€高PMOS器件的性能；而 沿沟道方向的张应力(tensile strain)可以提高电子的迁移率本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；在所述衬底上形成的至少一个栅极和源／漏区；其特征在于，还包括：在所述衬底和所述栅极、源／漏区上形成的第一接触刻蚀停止层；在所述第一接触刻蚀停止层上形成的隔离层；在所 述隔离层上形成的第二接触刻蚀停止层。

【技术特征摘要】
1、一种半导体器件，包括衬底；在所述衬底上形成的至少一个栅极和源/漏区；其特征在于，还包括在所述衬底和所述栅极、源/漏区上形成的第一接触刻蚀停止层；在所述第一接触刻蚀停止层上形成的隔离层；在所述隔离层上形成的第二接触刻蚀停止层。2、 如权利要求l所述的半导体器件，其特征在于所述隔离层为未掺杂 的硅层。3、 如权利要求1所述的半导体器件，其特征在于所述隔离层的厚度在 30到100A之间。4、 如权利要求1所述的半导体器件，其特征在于当所述源/漏区为N 型时，所述第 一接触刻蚀停止层和第二接触刻蚀停止层为具有张应力的氮化 硅层或氮氧化硅层。5、 如权利要求1所述的半导体器件，其特征在于当所述源/漏区为P 型时，所述第一接触刻蚀停止层和第二接触刻蚀停止层具有压应力的氮化硅 层或氮氧化硅层。6、 如权利要求1所述的半导体器件，其特征在于所述第一接触刻蚀停 止层和第二接触刻蚀停止层的厚度分别在10至50nm之间。7、 一种如权利要求1所述的器件的制造方法，包括步骤 提供一衬底，且在所述衬底上至少包含一个栅极和源/漏区； 在所述衬底上形成第一接触刻蚀停止层； 在所述第一刻蚀停止层上形成一隔离层；在所述隔离层上形成第二接触刻蚀停止层。8、 如权利要求7所述的制造方法，其特征在于所述隔离层为未掺杂的 硅层。9、 如权利要求7所述的制造方法，其特征在于所述隔离层的厚度在30 到IOOA之间。10、如权利要求7所述的制造方法，其特征在于当所述源/漏区为N型 时，形成的第 一接触刻蚀...

【专利技术属性】
技术研发人员：靳磊，吴汉明，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]