一种具有连通型存储层的高压IGBT及其制造方法技术

本发明专利技术公开了一种具有连通型存储层的高压IGBT，在n-硅衬底的上方中间沟槽内和两侧的平面部分有栅氧化层，栅氧化层上方设有T型的多晶硅层，称为沟槽-平面栅极G；沟槽-平面栅极G两侧n-型硅衬底上各设有一个p基区，每个p基区内设有n+发射区，n+发射区上表面与p基区短路构成发射极E；在整个有源区内n-漂移区上方与p基区相接处，设有连通的n存储层；在n-漂移区下方依次设有n场阻止层、p+集电区、集电极C。本发明专利技术还公开了上述的具有连通型存储层的高压IGBT制造方法。本发明专利技术的高压IGBT结构，大幅度降低器件导通时的饱和电压，阻断电压高、导通损耗极低、闩锁电流密度较高、饱和电流密度较低。

【技术实现步骤摘要】

本专利技术属于电力半导体器件
，涉及一种具有连通型存储层的高压IGBT，本专利技术还涉及该种具有连通型存储层的高压IGBT制造方法。
技术介绍
IGBT的发展主要受制于其饱和电压与阻断电压、关断损耗及短路能力三者之间矛盾关系。若提高其阻断电压，饱和电压必然也会随之增加，导致通态功耗增大。若降低饱和电压，关断损耗则会随之增加，同时抗短路能力也会下降，导致器件的可靠性下降。因此，高压IGBT设计必须在保证阻断电压、关断损耗及短路能力的前提下，尽可能地降低其饱和电压。现有的平面栅和沟槽栅IGBT结构中，通常引入载流子存储(CS)层，以产生电子注入增强效应，从而增加导通期间的电导调制，达到降低饱和电压的目的。但采用分立的CS层的作用效果较弱，对饱和压降的降低幅度很有限。本专利技术提出了一种具有连通型存储层的沟槽-平面栅高压IGBT (以下简称CCS-TP-1GBT)，将能有效地克服上述的不足，能很好地满足高压大功率开关的应用要求。
技术实现思路
本专利技术的目的在于提供一种具有连通型存储层的高压IGBT，在保证高阻断电压的同时，能够显著降低器件的饱和电压，同时对其短路能力的影响较小。本专利技术的另一目的还在于提供该种具有连通型存储层的高压IGBT制造方法，器件的结构设计和制作的自由度较大，制作工艺成本较低。本专利技术采用的技术方案是，一种具有连通型存储层的高压IGBT，包括作为η漂移区的η硅衬底，在η硅衬底的上方中间开有沟槽，在沟槽内和两侧的平面部分有厚度相同的栅氧化层，在栅氧化层上方设置有一个T型的多晶硅层，称为沟槽-平面栅极G ;在沟槽-平面栅极G两侧的η型硅衬底上各设置有一个P基区，并通过栅氧化层与平面栅极隔离，每个P基区内设置有η+发射区，在η +发射区上表面与P基区短路构成发射极E ;在整个有源区内的η漂移区上方与P基区相接处，设置有连通的η存储层；在η漂移区下方设置有η场阻止层，在η场阻止层下方设置有P+集电区，在P+集电区下方设置有集电极C。本专利技术采用的另一技术方案是，一种上述的具有连通型存储层的高压IGBT制造方法，该方法按以下步骤进行:步骤1:在经过处理的<100>η型硅衬底背面，先采用磷离子注入，退火兼推进，形成η场阻止层；步骤2:在η场阻止层表面，再采用硼离子注入，退火兼推进，形成ρ+集电区；步骤3:通过热氧化在η娃衬底表面生长一层S1 2掩蔽层；步骤4:沿η硅衬底上端中间部位纵向设定沟槽的窗口，利用反应离子刻蚀方法刻蚀出浅沟槽；步骤5:腐蚀掉S12掩蔽层，重新热生长栅氧化层，并淀积多晶硅，采用表面平坦化方法，形成表面平整的多晶硅层；步骤6:刻蚀多晶硅栅和栅氧化层，形成栅极G ;步骤7:采用硼离子注入，退火兼推进，在表面形成P基区；步骤8:采用高能磷离子注入，退火兼推进，在P基区下方与η-衬底相接处形成连通型的η存储层；步骤9:采用磷离子注入，退火兼推进，在P基区表面形成η+发射区；步骤10:进行电极制备、划片、封装，即成。本专利技术的有益效果是，该具有连通型存储层的高压IGBT在以下的文本中简称CCS-TP-1GBT，能显著降低饱和电压，提高抗闩锁和抗短路的能力，并增加器件设计与制造的自由度；本专利技术高压IGBT的制作方法较为简单，工艺成本低，便于推广利用。【附图说明】图1是现有的具有载流子存储层的平面栅IGBT结构剖面示意图；图2是现有的沟槽-平面栅IGBT结构剖面示意图；图3是本专利技术CCS-TP-1GBT的结构剖面示意图；图4是本专利技术CCS-TP-1GBT结构的等效电路示意图；图5是本专利技术CCS-TP-1GBT与现有的TP-1GBT和CS-1GBT在相同的结构参数下的正向阻断特性模拟曲线比较；图6是本专利技术CCS-TP-1GBT与现有的TP-1GBT和CS-1GBT在相同的结构参数下的导通特性模拟曲线比较；图7为本专利技术CCS-TP-1GBT与现有的TP-1GBT和CS-1GBT在相同的结构参数下的开通特性模拟曲线比较；图8为本专利技术CCS-TP-1GBT与现有的TP-1GBT和CS-1GBT在相同的结构参数下的关断特性模拟曲线比较；图9是本专利技术CCS-TP-1GBT与现有TP-1GBT和CS-1GBT在相同的结构参数下1-V特性模拟曲线比较。【具体实施方式】下面结合附图和【具体实施方式】对本专利技术进行详细说明。参照图1，现有的CS-1GBT结构是，导电沟道在表面，其长度由P基区和η+发射区扩散的横向结深之差决定。此外，在P基区的下方有一个浓度稍高于η漂移区的η载流子存储层。，参照图2，现有的TP-1GBT结构是，导电沟道也在表面，只是在两个P基区之间的η漂移区上方设置了一个浅沟槽，且沟槽深度小于P基区的深度，沟槽宽度小于两侧P基区之间的间距。参照图3，本专利技术具有连通型存储层的高压IGBT的结构是，包括作为η漂移区的η硅衬底，在η硅衬底的上方中间开有(浅的)沟槽，在沟槽内和两侧的平面部分有厚度相同的栅氧化层，在栅氧化层上方设置有一个T型的多晶硅层，称为沟槽-平面栅极G ;在沟槽-平面栅极G两侧的η型硅衬底上各设置有一个P基区，并通过栅氧化层与平面栅极隔离，每个P基区内设置有η+发射区，在η +发射区上表面与P基区短路构成发射极E ;在整个有源区内的η漂移区上方与P基区相接处，设置有连通的η存储(CCS)层；在η漂移区下方设置有η场阻止层，在η场阻止层下方设置有P+集电区，在P+集电区下方设置有集电极C。由此可见，本专利技术的CCS-TP-1GBT，是将现有的TP-1GBT和CS-1GBT相结合，并将ρ基区下方分立的存储(CS)层改成连通型的存储(CCS)层，其他区域均没有变化。图1-图3中从下向上均有三个ρη结，分别称为J1, J2, J3结。本专利技术的CCS-TP-1GBT的参数控制范围是:沟槽的深度小于ρ基区的结深，沟槽的宽度小于两侧P基区的间距，且P基区的表面距沟槽侧壁台面宽度为I?2 μπι。η存储层的浓度为I X 115Cm 3?5 X 10 15cm 3，η存储层的厚度为2?3 μ m。本专利技术的CCS-TP-1GBT的工作原理是:参照图3，当在CCS-TP-1GBT两端加上正向电压(UCE>0)时，J2结反偏，承担正向阻断电压，由于CS的浓度高于η漂移区，导致其阻断电压有所压降；同时由于浅沟槽的存在，能够将J2结弯曲处集中的电场转移到沟槽的底部，有利于提高其阻断电压；所以浅沟槽能够弥补存储层对器件阻断电压的影响；当在CCS-TP-1GBT栅极G加上高于阈值电压的正栅压(USE>UT)时，沟道仍在ρ基区的表面形成，同时沟槽侧壁会形成电子积累区，η+发射区会通过沟道和积累区向η漂移区注入电子，导致J1结更加正偏；于是集电区向η漂移区注入空穴，注入的空穴一部分会与发射区过来的电子复合，另一部分会通过η+发射区正下方的ρ基区而流入发射极，由于存在连通的载流子存储层，使得P基区与η载流子存储层之间处形成了一个空穴势皇，会阻止空穴从此顺利通过，于是会在连通型存储层下方的η漂移区内会产生空穴积累，导致电子注入增强效应显著加强，使器件具有更低的饱和电压；当在CCS-TP-1GBT栅极G加上负栅压(UGE〈0)时，ρ基区表面的沟道消失，切断了电子的来源，于是η漂移区的非平衡载流本文档来自技高网...

【技术保护点】
一种具有连通型存储层的高压IGBT，其特征在于：包括作为n‑漂移区的n‑硅衬底，在n‑硅衬底的上方中间开有沟槽，在沟槽内和两侧的平面部分有厚度相同的栅氧化层，在栅氧化层上方设置有一个T型的多晶硅层，称为沟槽‑平面栅极G；在沟槽‑平面栅极G两侧的n‑型硅衬底上各设置有一个p基区，并通过栅氧化层与平面栅极隔离，每个p基区内设置有n+发射区，在n+发射区上表面与p基区短路构成发射极E；在整个有源区内的n‑漂移区上方与p基区相接处，设置有连通的n存储层；在n‑漂移区下方设置有n场阻止层，在n场阻止层下方设置有p+集电区，在p+集电区下方设置有集电极C。

【技术特征摘要】

【专利技术属性】
技术研发人员：王彩琳，井亚会，
申请(专利权)人：西安理工大学，
类型：发明
国别省市：陕西;61