自对准浮置栅极阵列的形成方法及包括该阵列的闪存器件技术

本发明专利技术公开一种包括自对准浮置栅极阵列的闪存器件，以及一种用于闪存器件的自对准浮置栅极阵列的形成方法。该闪存器件包括：多个器件隔离层，通过硅衬底的氧化所形成；和浮置栅极阵列，在由多个器件隔离层所划分的有源器件区域中形成，在所述浮置栅极阵列中，浮置栅极的侧壁与多个器件隔离层自对准。因此，无论由工艺设计规则所限定的最小线宽如何，都能够最小化器件隔离区域的宽度。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件的制造方法。更具体地，本专利技术涉及一种闪存器件的浮置栅极阵列(floating gate array)及其制造方法。
技术介绍
闪存是一种能够电重写数据的PROM(可编程ROM)。闪存可包含可擦除PROM(EPROM)和电可擦除PROM(EEPROM)。闪存可结合EPROM和EEPROM的优点，其中，在EPROM中，存储单元包括一个晶体管，从而单元面积很小；在EEPROM中，可电擦除数据。然而，在EPROM中必须通过紫外线来擦除数据，而EEPROM的存储单元通常包括两个晶体管，从而单元面积变大。闪存的另一名称是闪速EEPROM。由于存储的信息即使在电源关闭的情况下也不被擦除(这与动态RAM(DRAM)或静态RAM(SRAM)不同)，所以闪存称为非易失性存储器。闪存可以是NOR型结构或NAND型结构，在NOR型结构的闪存中，存储单元在位线(bit line)和地线(ground)之间排列成行(并联排列)，在NAND型结构的闪存中，存储单元在位线和地线之间串联排列。由于具有并联结构的NOR型闪存可以在执行读取操作时执行高速随机访问，所以NOR型闪存广泛用于启动(boot)移动电话。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，并且有利于小型化。闪存根据单位存储单元的结构还包括堆叠栅极类型和分离栅极类型，而根据所用的电荷存储层的形状和/或材料还可包括浮置栅极器件和硅-氧化物-氮化物-氧化物-硅(SONOS)器件。在这些器件中，浮置栅极器件包括多个浮置栅极，所述浮置栅极包含多晶硅，并由绝缘物质所包围。通过沟道热载流子注入或Fowler-Nordheim(F-N)隧道效应将电荷注入浮置栅极，或从浮置栅极释放电荷，从而可存储和擦除数据。图1示出在制造闪存器件的工艺中形成浮置栅极阵列的半导体衬底的截面。图1所示衬底的截面垂直于闪存器件的位线。在传统闪存器件中，在衬底10中以垂直于字线的方向形成一系列器件隔离层22(例如浅沟槽隔离(STI))，以限定有源器件区域。然后，在衬底的整个(暴露出的)表面上形成预定厚度的用作隧道氧化物层的氧化硅层12，并形成将被用作浮置栅极的多晶硅层。通过光刻工艺和蚀刻工艺对这种多晶硅层进行图案化，以形成多个浮置栅极或浮置栅极阵列26。多个浮置栅极26组成存储单元的一部分，其中相邻浮置栅极彼此相隔距离W。由于通过光刻工艺和蚀刻工艺来对浮置栅极26进行一般图案化，所以不容易超过光刻工艺的限制来降低距离W。另外，为了提高器件的集成度，器件隔离层22以及浮置栅极26之间的距离应该较窄，其中所述器件隔离层22用于绝缘相邻的存储单元。然而，由于通过一般STI形成工艺中的光刻工艺来对器件隔离区域图案化，所以难以将器件隔离层22的尺寸和浮置栅极26之间的距离降低为小于预定尺寸(通常称为“临界尺寸”)。如上所述，当浮置栅极26的形成和STI取决于光刻工艺时，必须使用昂贵的曝光设备，从而导致制造成本增加。另外，在传统闪存器件的制造工艺中，如上所述，在衬底上形成STI，然后通过附加光刻工艺对浮置栅极进行图案化。为了在形成浮置栅极的工艺中防止蚀刻掩模没有对准，必须保证最小对准裕度(margin)。因此，由于STI的宽度和浮置栅极之间的距离必须保持在预定大小，所以如果单独执行光刻工艺，则不能提高器件的集成度。
技术实现思路
本专利技术旨在解决上述问题，因此本专利技术的目的在于提供一种高集成闪存器件，其能够不受光刻工艺的最小线宽的限制，而显著降低器件隔离层的宽度和浮置栅极之间的距离。本专利技术的另一目的在于提供一种方法，其通过由一个工艺同时形成器件隔离层和浮置栅极而形成器件隔离层和自对准浮置栅极阵列。根据本专利技术的一个方案，提供一种自对准浮置栅极阵列的形成方法。该方法可包括以下步骤(a)在硅衬底上的第一氧化物层上形成第一牺牲(例如，氮化物)层图案；(b)在所述第一牺牲层图案的侧壁上形成多个第一间隔件(例如，包括氧化物)；(c)选择性去除所述第一牺牲层图案；(d)形成由所述第一间隔件所划分的第二牺牲层图案；(e)去除所述第一间隔件，以暴露出所述第二牺牲层图案之间的衬底表面；(f)将暴露出的衬底表面蚀刻至预定深度，以在衬底中形成多个沟槽；(g)对暴露出的衬底表面进行氧化，以形成多个器件隔离层；(h)在所述第二牺牲层图案结构之间形成多个第二间隔件；(i)选择性去除所述第二牺牲层图案；和(j)形成由所述第二间隔件所划分的多个浮置栅极。根据上述方法，其中所述第一牺牲层图案仅在两个相邻存储单元的有源器件区域中形成。根据上述方法，其中在形成所述第二牺牲层图案的步骤中包括以下步骤在衬底上形成第二牺牲层；和对所述第二牺牲层的上部进行平面化，直至所述第一间隔件的上端暴露出来为止。根据上述方法，其中去除所述第一间隔件的步骤包括湿蚀刻工艺。根据上述方法，其中对暴露出的衬底表面进行氧化的步骤包括湿或干热氧化工艺。根据上述方法，其中在选择性去除所述第二牺牲层图案的步骤中包括以下步骤在衬底上形成第三间隔件材料，以填充所述第二牺牲层图案中的间隙；和对所述第三间隔件材料进行平面化，直至所述第二牺牲层图案暴露出来为止。根据上述方法，其中在形成多个浮置栅极的步骤中包括以下步骤在衬底上沉积浮置栅极材料；和对所述浮置栅极材料进行平面化，直至所述第二间隔件暴露出来为止。根据上述方法，其中形成第一氮化物层图案的步骤包括蚀刻所述第一氮化物层。根据上述方法，其中所述第一牺牲层为第一氮化物层。根据上述方法，其中所述第一间隔件为第一氧化物。根据上述方法，其中形成第二牺牲层图案的步骤包括充分地均厚沉积(blanket-deposit)所述第二牺牲层，以填充所述第一间隔件之间的间隔。根据上述方法，其中形成多个浮置栅极的步骤包括充分地均厚沉积多晶硅，以填充所述第二间隔件之间的间隔。根据上述方法，其中所述第二牺牲层为第二氮化物层。根据上述方法，其中所述第二间隔件为第二氧化物。根据本专利技术的另一方案，提供一种包括自对准浮置栅极阵列(例如，由上述方法所形成)的闪存器件。该闪存器件可包括多个器件隔离层，包括衬底中的热氧化硅；和浮置栅极阵列，处于由所述多个器件隔离层所划分的有源器件区域中，在所述浮置栅极阵列中，每个浮置栅极的侧壁与所述器件隔离层自对准。附图说明图1是示出传统闪存器件的浮置栅极阵列的剖视图；图2至图12以结构剖视图按顺序示出根据本专利技术的自对准浮置栅极阵列的形成方法的工艺；及图13是根据本专利技术的包括自对准浮置栅极阵列的闪存器件的剖视图。具体实施例方式将参照附图详细描述根据本专利技术的包括自对准浮置栅极阵列的闪存器件和自对准浮置栅极阵列的形成方法的优选实施例。实施例1图13示出根据本专利技术的包括自对准浮置栅极阵列的闪存器件。图13示出与闪存器件的位线垂直的截面。参照图13，闪存器件包括堆叠栅极，该堆叠栅极包括多个浮置栅极26、绝缘层例如氧化物-氮化物-氧化物(ONO)介电层28、和控制栅极30。这里，器件隔离层22使衬底10中形成的相邻存储单元绝缘。特别地，不是通过一般的STI制造方法形成器件隔离层22，而是通过对硅衬底进行氧化来形成。另外，通过与浮置栅极26相同的光刻工艺来形成器件隔离层22。因此本文档来自技高网...

【技术保护点】
一种形成浮置栅极阵列的方法，该方法包括以下步骤：（ａ）在硅衬底上的第一氧化物层上形成第一牺牲层图案；（ｂ）在所述第一牺牲层图案的侧壁上形成多个第一间隔件；（ｃ）选择性去除所述第一牺牲层图案；（ｄ）形成由所述第 一间隔件所划分的第二牺牲层图案；（ｅ）去除所述第一间隔件，以暴露出所述第二牺牲层图案之间的衬底表面；（ｆ）将暴露出的衬底表面蚀刻至预定深度，以在衬底中形成多个沟槽；（ｇ）对暴露出的衬底表面进行氧化，以形成多个器件隔离 层；（ｈ）在所述第二牺牲层图案结构之间形成多个第二间隔件；（ｉ）选择性去除所述第二牺牲层图案；和（ｊ）形成由所述第二间隔件所划分的多个浮置栅极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：崔钟云，
申请(专利权)人：东部电子股份有限公司，
类型：发明
国别省市：KR[韩国]