本发明专利技术涉及表征、考虑或者利用由晶体管附近的TSV所引起的应力的方式。当对电路进行表征时可以将TSV与附近晶体管之间的物理关系考虑在内。为此可以修改在不知晓TSV与附近晶体管之间的物理关系的情况下获得的版图。宏单元可以包括TSV和附近的晶体管这两者，以及将晶体管与TSV之间的物理关系考虑在内的针对宏单元的仿真模型。宏单元可以包括TSV和附近的晶体管这两者，晶体管之一被相对于其他晶体管旋转。IC也可以包括与TSV靠近到使沟道中载流子迁移率改变超过先前所认为的用于限定禁区的限度的晶体管。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于通过对版图的相对于硅过孔的应力工程来提高集成电路性能的方法及系统，以及据此制造的制品。
技术介绍
长久以来就已知诸如硅和锗之类的半导体材料表现出压电电阻效应(由机械应力引起的电阻变化)。举例而言，可参考通过引用并入于此的由C.S.Smith所著 的"Piezoresistance effect in germanium and silicon，，(Phys. Rev. vol. 94， PP. 42-49(l%4))。压电电阻效应已经构成某些种类的压力传感器以及应变仪的基础，但直到最近其才在集成电路的制造中受到关注。已经开发出用于在单个晶体管级上对应力对集成电路器件的表现的影响进行建模的方法。这些方法例如包括利用技术型计算机辅助设计(TCAD)系统进行的全尺度分析； 以及在通过引用并入于此的于2005年12月1日提交的美国专利申请号11/^91，四4 (案卷号SYNP 0693-1)中所描述的方法。可以使用由用于在单个晶体管级上分析应力影响的各种方法所表征的行为来推导器件的电路级参数(例如，SPICE参数)，以供在宏观级上对电路进行后续分析。此类分析可以帮助预测电路是否将按预期工作，以及有多大裕量，或者设计或者版图是否需要修改。对于受到由靠近晶体管沟道区域的浅沟槽隔离(STI)区域所造成的应力影响的晶体管而言，往往可以通过应用某些一般的经验法则，比如将根据应力分析被证明弱于预期的任何晶体管的宽度增大，从而作出修改。还可以使用其他技术来减轻已知的不期望的应力、引入已知的期望应力或者仅仅是提高整个版图的一致性。见通过引用并入于此的美国专利公布号 2007-0202663(案卷号 SYNP 0858-1)。由于集成电路尺度缩减在每个技术节点上都变得日益困难，所以三维(3D)集成技术已成为用以实现必要集成密度的可行替代选择。3D集成提高了系统性能并且允许电路块的异构集成。许多3D集成技术包括使用硅过孔(TSV)的垂直互连。这些结构是包含具有不同机械性质的多种材料的复杂几何结构。在制造工艺中，这些几何结构经受会在周围的硅中引起热-机械应力的热循环。TSV还在有源硅中引起热失配应力并且影响载流子迁移率。对于这些应力的典型反应是在它们周围限定禁区，并且避免在禁区内放置晶体管。 然而，在特定版图中可能有众多的TSV，而规避它们周围的区域可能大幅减少可用于集成电路的空间量。
技术实现思路
出现了在集成电路设计的版图中考虑上述应力的稳健设计的机会。可以产生更好、更密集和更强大的电路、组件和系统。大体而言，本专利技术涉及用以表征、考虑或利用由于晶体管靠近TSV而引起的应力的途径。在一方面中，当对电路进行表征时，将晶体管相对于TSV的距离、角位移和/或取向考虑在内。在另一方面中，将未考虑到晶体管与附近的TSV之间的物理关系的电路版图如此修改。在又一方面中，宏单元包括TSV和附近电路的晶体管这两者，并且针对该宏单元提供将晶体管与TSV之间的物理关系考虑在内的仿真模型。在另一方面中，宏单元包括TSV 和附近电路的晶体管这两者，并且将晶体管中的至少一个晶体管相对于其他晶体管旋转。 在又一方面中，IC包括与TSV靠近到使沟道中的载流子迁移率改变为超过先前所认为的用于限定禁区的限度的晶体管。在另一方面中，IC包括与TSV靠近到使晶体管的开关速度改变为高于开关速度设计裕量的晶体管。对本专利技术的上述摘要是为了提供对本专利技术一些方面的基本理解而提供的。该摘要并不旨在标识本专利技术的关键或根本要素，或者旨在划定本专利技术的范围。其全部用途在于作为在稍后介绍的更详细描述的序言，以简化形式介绍本专利技术的一些概念。在权利要求书、说明书以及附图中描述了本专利技术的一些具体方面。附图说明将要参考本专利技术的特定实施方式来对本专利技术进行描述，并且将会对附图作出参考，其中图1示出了包含本专利技术特征的说明性数字集成电路设计流程的简化表示。图2A为包含4个TSV的硅衬底区域的简化结构的平面图。图2B为图2A中的箱体220下方的三维空间的透视图。图2C为如图2B中的虚线2M所指示的、图2A的空间中xy平面的平面图。图3A为沿图2C中的线226的载流子迁移率变化的标绘图。图;3B为沿图2C中的线228的载流子迁移率变化的标绘图。图4和图5为硅衬底的示例区域的平面图。图6为图5的硅衬底的区域的视图，其中2个晶体管已被旋转。图7为图示出图1的步骤100和112-1M的部分的流程图。图8是图7中TSV认知(TSV-aware)电路仿真步骤的细节。图9是图8中针对特定晶体管确定TSV认知器件实例参数值的步骤的示例细节。图IOA图示了示例宏单元的电路符号。图IOB为图IOA的宏单元的晶体管级示图。图10C、图11、图12和图13图示了图IOA的宏单元的各种版图。图14为可以用于实现包含本专利技术各方面的软件的计算机系统的简化框图。具体实施例方式以下描述被呈现用于使任何本领域中技术人员能够制作和使用本专利技术，并且在特定应用及其要求的背景下提供以下描述。对所公开的实施方式的各种修改对于本领域中技术人员将会是显而易见的，并且在此定义的一般原理可以应用到其他一些实施方式及应用而不偏离本专利技术的精神及范围。因此，本专利技术并不旨在限于所示出的实施方式，而是应被给予符合在此公开的原理及特征的最宽范围。图1示出了说明性数字集成电路设计流程的简化表示。在高层次上而言，该过程以产品构思(步骤100)开始并且在EDA(电子设计自动化)软件设计过程(步骤110)中实现。当设计定型时，可对其进行流片(步骤127)。在流片后，发生生产过程(步骤150) 以及封装及组装过程(步骤160)，从而最终产生制成的集成电路芯片(结果170)。EDA软件设计过程(步骤110)实际上包括若干个步骤112-130，为简单起见而以线性方式示出。在实际的集成电路设计过程中，特定设计可能需要回到先前步骤，直到通过某些测试。类似地，在任何实际设计过程中，这些步骤可能以不同的顺序及组合发生。因此，本描述是以背景及总体说明的方式而非作为针对特定集成电路的具体的或者建议的设计流程来提供的。现在将要提供对EDA软件设计过程(步骤110)的组成步骤的简要描述。系统设计(步骤112)设计者描述他们想要实现的功能，他们可以进行假定推测规划以完善功能、检查成本等。在该阶段可以产生硬件-软件架构划分。来自Synopsys， Inc.的可以在该步骤中使用的示例EDA软件产品包括Model Architect、Saber、System Studio 禾口 DesignWare ⑧产品。逻辑设计与功能验证(步骤114)在该阶段，编写针对系统中模块的VHDL或 Verilog代码，并且针对功能精确性对设计进行检查。更具体而言，对设计进行检查以确保其响应于特定输入激励而产生正确输出。来自Synopsys，he.的可在该步骤中使用的示例 EDA 软件产品包括 VCS、VERA、Designffare 、Magellan、Formality、ESP 和 LEDA 产品。针对测试的综合及设计(步骤116)在此，将VHDL/Verilog转换成网表。可以针对目标技术对该网表进行优化。此外，进行对测试的设计及实现，以允许对制成的芯片进行检查。来自Synopsys，Inc.的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：J·D·斯普罗施，V·莫罗兹，胥晓鹏，A·P·卡玛卡，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。