可缩放集成逻辑和非易失性存储器制造技术

一种可缩放逻辑晶体管具有一对用于漏极和源极的掺杂区域。栅极绝缘体层形成在衬底上方并位于所述漏极与源极区域之间。栅极堆叠由两个金属氮化物层之间的例如多晶硅或金属的栅极层形成。可通过在隧道绝缘体与所述栅极堆叠之间添加具有内嵌的金属纳米点层的高Ｋ介电常数膜而由此基本结构形成兼容的非易失性存储器晶体管。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及存储器和逻辑装置，且明确地说，本专利技术涉及逻辑技术环境中的可缩放非易失性存储器装置。
技术介绍
通常提供存储器和逻辑装置作为计算机和包含例如蜂窝式电话和个人数字助理的手持式装置的许多其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含功能上与例如微处理器、微控制器、数字信号处理器、可编程逻辑装置的逻辑装置、无线通信和网络连接集成的静态随机存取存储器(SRAM)、只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，和同步动态随机存取存储器(SDRAM)。许多当前和未来的装置需要将逻辑和存储器功能越来越多地集成在同一集成电路技术内。举例来说，当前的微处理器使ROM和SRAM阵列内嵌有逻辑库、逻辑装置(例如，ALU)和逻辑电路以在同一芯片内实现所需的装置功能。逻辑单元的基本构造块是CMOS反相器，其由一对PMOS和NMOS晶体管组成，所述对PMOS和NMOS晶体管经集成以具有电源(VDD)与接地电位之间的共同输入和输出节点。随着单位晶体管的大小以缩放比例缩减，包含DRAM的较大存储器阵列被集成到逻辑装置中以实现强大的功能。常规的DRAM单元包括切换晶体管和联结到晶体管的存储节点的集成存储电容器。通过以堆叠式电容器或沟槽式电容器与浮动存储节点的耗尽电容并联的形式提供适当的存储能力来增强电荷存储。DRAM单元是易失性的，且因此在去除电力时会损失数据。另外，由于泄漏的缘故，必须周期性地刷新电容器以维持电荷。随着上文提到的计算机和其它装置变小且其性能增加，计算机存储器也经历了相应的尺寸缩减和性能增加。举例来说，通常包括硅IC技术的DRAM单元的形体尺寸已从前些年的大约2000nm节点技术逐渐缩放到当前的100nm节点技术。在此期间，电源电压已从大约8伏缩放为当前所使用的约2伏。栅极绝缘体(主要是SiO2)的有效氧化物厚度(EOT)已从50nm缩放为当前的约5nm。在5nm以下的厚度，穿过氧化物的泄漏变得显著，因此从功率、速度和电路可靠性的角度来看，在进一步缩放性方面提出限制和挑战。对于动态电路的情况尤其如此。除氧化物完整性和可靠性以外，深亚微米沟道长度(即，L＜200nm)的晶体管设计需要严格控制热预算，以实现对短沟道效应、性能和可靠性的控制。100nm节点以下的内嵌DRAM的集成已成为一项挑战，这不仅是由于DRAM单元的电容器缩放性问题，而且还由于对实现内嵌DRAM单元的泄漏、良率和密度目标的较高热预算的要求。最近，内嵌式非易失性存储器(NVM)技术由于低功率和手持式装置应用的潜力而得到相当多的关注。将需要在具有DRAM性能的单元中具有非易失性快闪存储器属性。然而，常规的浮动栅极快闪存储器技术在电源电压电平方面不可缩放，在编程期间消耗比所需功率高的功率，并且还需要较高的编程电压(例如，对于100nm技术节点为10-20V)。内嵌这种装置需要在芯片上产生高电压，且在另外缩放的低电压逻辑技术中路由这些电压增加了相当大的工艺复杂性和成本，并使功能折衷。出于上文陈述的原因，且出于下文陈述的所属领域的技术人员在阅读和理解本专利技术后将了解的其它原因，所属领域技术中需要一种更加可缩放的、低功率、高性能集成逻辑存储器，其将以低功率提供较高性能的逻辑和非易失性存储器。
技术实现思路
本专利技术解决了内嵌式可缩放非易失性存储器的上述问题和其它问题，且通过阅读和学习以下说明书将了解上述问题和其它问题。本专利技术涵盖集成可缩放逻辑晶体管的元件与待形成在包括多个掺杂区域的衬底上的非易失性存储器单元的元件。所述掺杂区域充当晶体管元件的源极/漏极区。栅极氧化物绝缘体形成在衬底上方并实质上处于掺杂区域之间以形成逻辑晶体管的NFET元件。类似地，另一栅极氧化物绝缘体形成在n阱区域(未图示)上方，以在形成于n阱内的p+掺杂区域之间形成逻辑晶体管的PFET元件。栅极堆叠形成在栅极氧化物绝缘体上方，以形成逻辑晶体管元件的适当栅极。栅极堆叠包括第一金属氮化物层、形成在第一金属氮化物层上方的掺杂硅(p+或n+)栅极层，和形成在栅极层上方以降低栅极线的电阻的第二金属硅化物层。为了获得非易失性存储器晶体管元件，将在栅极绝缘体界面附近具有内嵌金属点的额外的高k绝缘体层合并在栅极绝缘体与栅极堆叠之间。以此方式，产生与逻辑晶体管兼容并可缩放的快闪存储器单元。两个晶体管均使用低温工艺集成方案形成，以确保高性能。本专利技术的其它实施例包含不同范围的方法和设备。附图说明图1展示根据本专利技术的结构和方法的逻辑场效晶体管元件的一个实施例的横截面图。图2展示根据本专利技术的结构和方法的快闪晶体管元件的一个实施例的横截面图。图3展示根据本专利技术的结构和方法的单一栅极NOR快闪单元的一个实施例的横截面图。图4展示根据本专利技术的结构和方法的分割栅极NAND快闪单元的一个实施例的横截面图。图5展示本专利技术的电子系统的一个实施例的方框图。具体实施例方式在本专利技术的以下具体实施方式中，参看附图，附图形成其一部分且附图中说明性地展示可实践本专利技术的特定实施例。附图中，若干图式中，所有相似标号描述大体上类似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本专利技术。在不脱离本专利技术的范围的情况下，可利用其它实施例，且可作出结构、逻辑和电性方面的修改。因此，以下具体实施方式不应在限制性意义上进行理解，且本专利技术的范围仅由所附权利要求书及其等效物界定。以下描述内容中使用的术语“晶片”或“衬底”包含任何基础半导体结构。两者均应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体、由基础半导体结构支承的硅的外延层，以及所属领域的技术人员众所周知的其它半导体结构。此外，以下描述内容中当参考晶片或衬底时，可能已利用先前工艺步骤在基础半导体结构中形成区域/结，且术语“晶片”或“衬底”包含含有这些区域/结的底层。集成电路的热预算包含结成形和活化以及薄膜成形(沉积/氧化)和用于减少应力和缺陷的退火所需的所有高温步骤。用于制造集成电路的热工艺帮助界定区域、膜和层界面。这些工艺供应氧化、膜成形、掺杂剂活化和缺陷控制所需的热能。热预算控制对于装置和结性能来说较为重要，因为热工艺也可驱使扩散和退火缺陷。本专利技术的结构和方法采用针对逻辑晶体管和非易失性存储器晶体管两者的低热预算集成。用于逻辑及非易失性存储器晶体管结构的此工艺方案和材料在操作电压方面提供较大的缩放性和兼容性。图1说明并入本专利技术的低热预算结构和方法的逻辑场效晶体管(FET)的一个实施例的横截面图。FET包括衬底100，所述衬底100具有充当源极和漏极区域的两个掺杂区域101和103。掺杂区域101和103通过浅沟槽隔离(STI)120和121而与其它晶体管分离。金属硅化物触点105和107分别形成在掺杂区域101和103上。在一个实施例中，掺杂区域101和103是掺杂到p型衬底100中以形成NFET晶体管元件的n+区域。可使用n+掺杂的非晶硅，之后进行快速热退火以限制热预算以及随后的硅化来形成这些扩散区域。类似地，为了获得PFET晶体管元件(未图示)，可在n阱区域上方形成p+扩散源极/漏极区域。本专利技术的源极/漏极区域和衬底不限于任何一种传导性类型或成形技术。逻辑FET的栅极本文档来自技高网...

【技术保护点】
一种可缩放晶体管，其包括：　　　　衬底，其包括多个掺杂区域；　　　　栅极绝缘体，其形成在所述衬底上并实质上处于所述多个掺杂区域之间；和　　　　栅极堆叠，其形成在所述栅极绝缘体上方并包括：　　　　金属氮化物层；　　　　栅极层，其形成在所述金属氮化物层上方；和　　　　金属硅化物层，其形成在所述栅极层上方。

【技术特征摘要】
【国外来华专利技术】US 2004-11-23 10/995,8391.一种可缩放晶体管，其包括衬底，其包括多个掺杂区域；栅极绝缘体，其形成在所述衬底上并实质上处于所述多个掺杂区域之间；和栅极堆叠，其形成在所述栅极绝缘体上方并包括金属氮化物层；栅极层，其形成在所述金属氮化物层上方；和金属硅化物层，其形成在所述栅极层上方。2.根据权利要求1所述的晶体管，其中所述衬底是p型硅，且所述掺杂区域是n+区域。3.根据权利要求1所述的晶体管，其中所述栅极层是多晶硅栅极。4.根据权利要求1所述的晶体管，其中所述栅极层是金属栅极。5.根据权利要求1所述的晶体管，其中所述金属氮化物层是氮化钛。6.根据权利要求1所述的晶体管，其中所述金属硅化物层包括钴、镍、钨或钛中的一者。7.根据权利要求1所述的晶体管，且进一步包含形成在所述栅极绝缘体与所述栅极堆叠之间的具有内嵌金属纳米点的高介电常数绝缘体，其中所述晶体管是非易失性存储器单元。8.根据权利要求1所述的晶体管，其中所述栅极绝缘体是氧化物。9.一种可缩放非易失性存储器晶体管，其包括衬底，其包括形成源极/漏极区的多个掺杂区域；隧道绝缘体，其形成在所述衬底上并实质上处于所述多个源极/漏极区之间；具有内嵌金属纳米点层的高介电常数材料层，其形成在所述隧道绝缘体上方；金属氮化物层，其形成在所述高介电常数材料层上方；栅极层，其形成在所述金属氮化物层上方；和金属硅化物层，其形成在所述栅极层上方。10.根据权利要求9所述的晶体管，其中所述内嵌金属纳米点层包括密度范围在2×1013与10×1013之间的高密度纳米点层。11.根据权利要求10所述的晶体管，其中所述金属纳米点的尺寸在1-3nm范围内，且间隔开3nm。12.根据权利要求10所述的晶体管，其中电介质包括Al2O3、HfO2、ZrO2、Ta2O5、HfSiON、HfTaO、Pr2O3、PrSiON、LaSiON、HfAlO，或Al与La、Al与Pr以及Al与Zr的混合氧化物中的一者。13.根据权利要求9所述的晶体管，其中所述金属纳米点包括铂、金、钴或钨中的一者。14.根据权利要求9所述的晶体管，其中所述金属纳米点层内嵌在所述高介电常数材料中，比所述金属氮化物层实质上更接近所述隧道绝缘体。15.根据权利要求9所述的晶体管，其中所述隧道绝缘体、高介电常数材料层、栅极层、所述金属氮化物层和所述金属硅化物层是通过低温处理形成的。16.一种存储器阵列，其包括可缩放逻辑晶体管，其包括衬底，其包括多个掺杂区域；栅极绝缘体，其形成在所述衬底上并实质上处于所述多个掺杂区域之间；和第一栅极堆叠，其形成在所述栅极绝缘体上方并包括金属氮化物层，其形成在所述栅极绝缘体上方；栅极层，其形成在所述金属氮化物层上方；和金属硅化物层，其形成在所述栅极层上方；和可缩放非易失性存储器晶体管，其耦合到所述逻辑晶体管，所述非易失性存储器晶体管包括衬底，其包括多个掺杂区域；隧道绝缘体，其形成在所述衬底上方并实质上处于所述多个掺杂区域之间；具有内嵌金属纳米点层的高介电材料层，其形成在所述隧道绝缘体上方；和第二栅极堆叠，其具有与所述第一栅极堆叠相同的结构，并形成在所述高介电材料层上方。17.根据权利要求16所述的阵列，其中所述第一和第二栅极堆叠包括氮化钽层、多晶硅栅极材料和硅化钨层。18.根据权利要求16所述的阵列，其中所述第一...

【专利技术属性】
技术研发人员：阿勒普巴塔查里亚，
申请(专利权)人：麦克隆科技公司，
类型：发明
国别省市：US[美国]