合并器件的形成方法和设计方法技术

一种合并器件的形成方法，包括：形成多个肖特基二极管单元；以及形成多个ＭＯＳＦＥＴ单元，其中所述肖特基二极管单元位于沟槽网络的底部，其中所述ＭＯＳＦＥＴ单元的栅极区包括导电区和绝缘区，其中某些所述栅极区提供在所述沟槽网络的侧壁上，以及其中不需要借助掩模层，形成所述栅极区的所述导电区。一种合并器件的设计方法，合并器件包括多个肖特基二极管单元以及多个ＭＯＳＦＥＴ单元，所述方法包括：除去沟槽ＭＯＳＦＥＴ器件设计内的一个或多个源／本体台面，以及在除去的台面以前设置的位置处设置一个或多个肖特基二极管单元。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及包括功率MOSFET与肖特基势垒整流器并联的合并器件。更具体地，本专利技术涉及沟槽MOSFET与沟槽肖特基整流器合并到单个器件内，或者在一个半导体衬底上或者作为一个较大集成电路中的部件。
技术介绍
功率MOSFET(金属氧化物半导体场效应晶体管)为公知的结构，并以多种结构提供，包括图1中所示的“垂直”DMOS晶体管结构以及图2中所示的“沟槽”的DMOS晶体管结构。示出的每种结构包括高掺杂的衬底100(显示为N+区)，在其上生长有轻掺杂的外延层102(显示为N-区)，该层执行器件的漏功能。P型本体区104(分别显示为图1和2中的P+/P和P-区)提供在外延层102内，作为源区112(显示为N+区)。器件栅极由导电区111和氧化区110组成。漏接触D连接到半导体衬底100的背面，源和本体接触SB连接到源区112和本体区104，栅电极G连接到导电区111。当电位差施加在本体和栅极上时，电荷被电容性地引入到与栅极氧化层110相邻的本体区104内，导致在与DMOS单元的栅极相邻的本体区104的表面上形成N型沟道。当另一电位差施加在源112和漏102，110上时，载流子从源区穿过沟道到达漏区，如图1和2中的箭头所示，此时DMOS单元被称为处于导通状态。与图1和2中所示类似的功率MOSFET经常用在需要肖特基二极管与MOSFET并联的电路中。例如参见U.S.专利No.4,823,172和6,049,108。这种电路结构示意性地显示在图3中。从该图中可以看出，肖特基二极管1的低正向电压降防止了当源漏电压变正时，DMOS结构中固有的本体与漏极的pn结二极管2变得正向偏置。由此，在这些情况下在图3的电路中流动的任何电流将流过肖特基二极管。通过防止本体与漏极的pn结二极管“导通”，防止了在本体与漏极的结上的少数载流子注入。如果存在少数载流子，那么这种少数载流子将使结二极管延迟“截止”，直到结上所有的载流子都被清除掉或者施加在结上的电压反向之后它们被重新复合。相关的截止延迟时间限制了MOSFET可以工作的最大频率。另一方面，图3中所示的布局允许基本上所有的电流流过肖特基二极管。与固有的本体与漏极的pn结二极管2相反，不存在与肖特基二极管1有关的截止延迟，是由于它不是少数载流子器件。
技术实现思路
根据本专利技术的一个实施例，提供一种合并器件，包括(1)多个MOSFET单元，包括(a)在半导体区的上部内形成的第一导电类型的源区，(b)在半导体区的中间部分内形成的第二导电类型的本体区，(c)在半导体区的下部内形成的第一导电类型的漏区，以及(d)与源区、本体区以及漏区相邻提供的栅极区；以及(2)设置在沟槽网络(network)中的多个肖特基二极管单元，肖特基二极管单元包括肖特基整流接触半导体区的下部的导体部分。在本实施例中，沿沟槽网络的一个侧壁并与至少一个肖特基二极管单元相邻地设置至少一个MOSFET单元栅极区。根据本专利技术的另一实施例，提供一种合并器件，包括(1)第一导电类型的半导体衬底；(2)设置在衬底上的半导体外延层；(3)沟槽网络，从外延层的上表面延伸到外延区内并在器件内形成多个台面(mesa)；(4)多个MOSFET单元包括(a)设置在其中一个台面内的第一导电类型的源区；(b)设置在其中一个台面内第二导电类型的本体区，其中本体区形成与源区的结，(c)至少部分设置在其中一个台面内第一导电类型的漏区，其中漏区形成与本体区的结；以及(d)栅极区，位于沟槽网络内与源区、本体区以及漏区相邻，其中栅极区包括(i)排列至少一部分沟槽网络的绝缘区，以及(ii)导电区，位于与绝缘区相邻的沟槽网络内，导电区通过绝缘区与源区、本体区以及漏区隔开；以及(5)多个肖特基二极管单元，肖特基二极管单元形成在沟槽网络的下部上，并包括肖特基势垒整流接触外延层的的导体部分。构形本实施例的合并器件以使沿与至少一些肖特基二极管的导体部分相邻的沟槽网络的侧壁设置至少一些MOSFET单元栅极区。某些优选实施例包括以下一个或多个特性(a)半导体为硅，(b)第一导电类型为n型导电类型，第二导电类型为p型导电类型，(c)栅极区包括与二氧化硅区相邻的掺杂的多晶硅区，(d)导体包括钛钨、硅化铂、铝和铝合金中的一种或多种，(e)器件的本体区包括重掺杂的接触区，以及(f)器件包括位于肖特基二极管下面并接触肖特基二极管周边的p型区。在一些实施例中，至少一些所述MOSFET单元和至少一些肖特基二极管单元排列成选自直列方形几何结构、偏置方形几何结构以及六边形几何结构的几何结构。在其它实施例中，至少一些MOSFET单元为八边形单元。例如，至少一些MOSFET单元和至少一些肖特基二极管单元可以排列成包括交替的第一和第二单元行的几何结构，其中第一单元行的各单元比第二单元行的各单元的面积大，其中第一单元行的各单元为八边形单元。八边形单元例如可以为规则的八边形。MOSFET单元例如可以设置在第一单元行内，肖特基二极管例如可以设置在第二单元行内。第二单元行的各单元例如可以包括八边形单元或方形单元。根据本专利技术的另一实施例，提供包括肖特基二极管单元和MOSFET单元的合并器件。在本实施例中，肖特基二极管单元设置在沟槽网络的底部，同时MOSFET单元的一些栅极区提供在沟槽网络的侧壁上。根据本专利技术的另一实施例，提供一种合并器件的形成方法。方法包括形成多个肖特基二极管单元和形成多个MOSFET单元，由此(a)肖特基二极管单元位于沟槽网络的底部，(b)MOSFET单元的栅极区包括导电区和绝缘区，(c)一些栅极区提供在沟槽网络的侧壁上，以及(d)不需要借助掩模层，优选使用各向异性蚀刻工艺通过淀积掺杂的多晶硅层形成栅极区的导电区。根据本专利技术的另一实施例，提供一种合并器件的设计方法，包括多个肖特基二极管单元以及多个MOSFET单元。方法包括(1)除去沟槽MOSFET器件设计内的一个或多个源/本体台面，以及(2)在以前设置除去的台面的位置处设置一个或多个肖特基二极管单元。本专利技术的一个优点是提供一种合并器件，包含在相同衬底上的DMOS晶体管以及肖特基二极管。本专利技术的另一优点是DMOS晶体管以及肖特基二极管部分可以在一个集成制造工艺中生成而不是依次产生。本专利技术的另一优点是提供一种合并器件通过将DMOS晶体管功能结合到用于提供器件的肖特基二极管功能的沟槽侧壁内优化了表面区域。本专利技术的另一优点是可以选择器件的几何结构以改变DMOS源区周长与肖特基二极管导电区的比例，优化了器件性能。本专利技术的再一优点是可以在器件上改变DMOS源区周长与肖特基二极管导电区的比例，优化了边缘的器件性能并且为温度的函数。在详细说明书的评述、例子以及下面陈述的权利要求书中，本专利技术的其它实施例及优点将变得更显然。附图说明图1示出了现有技术的垂直功率MOSFET的示意性剖面图。图2示出了现有技术的沟槽功率MOSFET的示意性剖面图。图3示出了现有技术中已知的功率MOSFET与肖特基二极管并联的示意性电路图。图4A-4E示出了与本专利技术的合并的MOSFET和肖特基二极管结构结合使用的五个单元几何结构的示意性俯视图。图5为根据本专利技术的一个实施例合并的MOSFET和肖特基二极管结构的示意性剖面图。图5中的图类似于沿图4A中的线5--5或沿图4C中的本文档来自技高网...

【技术保护点】
一种合并器件的形成方法，包括：　　　　形成多个肖特基二极管单元；以及　　　　形成多个ＭＯＳＦＥＴ单元，　　　　其中所述肖特基二极管单元位于沟槽网络的底部，其中所述ＭＯＳＦＥＴ单元的栅极区包括导电区和绝缘区，其中某些所述栅极区提供在所述沟槽网络的侧壁上，以及其中不需要借助掩模层，形成所述栅极区的所述导电区。

【技术特征摘要】
US 2001-8-23 09/938,2531.一种合并器件的形成方法，包括形成多个肖特基二极管单元；以及形成多个MOSFET单元，其中所述肖特基二极管单元位于沟槽网络的底部，其中所述MOSFET单元的栅极区包括导电区和绝缘区，其中某些所述栅极区提供在所述沟槽网络的侧壁上，以及其中不需要借助掩...

【专利技术属性】
技术研发人员：理查得A布兰查德，石甫渊，苏根政，
申请(专利权)人：通用半导体公司，
类型：发明
国别省市：US[美国]