半导体集成电路器件及其设计方法技术

从库中读入没有阱电位固定有源区的标准单元（４Ｔ－１１至４Ｔ－１４，４Ｔ－２１至４Ｔ－２４，４Ｔ－３１至４Ｔ－３４，４Ｔ－４１至４Ｔ－４４）并进行自动布图布线，从而临时设计电路。然后，至少根据临时设计电路中以相同时序开关的晶体管的数量、晶体管的尺寸、迁移概率以及出现概率估算衬底电位的变化。确定所估计的衬底电位的变化是否在参考值内。当估算的衬底电位的变化超过参考值时，从库中读入具有阱电位固定有源区的标准单元（２Ｔ－１１，２Ｔ－２１，２Ｔ－３１，２Ｔ－４１）并配置在估算的衬底电位变化超过参考值的区域。然后在此通过自动布图布线形成电路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体集成电路器件及相关的设计方法，特别是涉及 在利用标准单元通过自动布图布线形成的半导体集成电路器件中用 于固定阱电位的技术。
技术介绍
已知形成于例如IC或LSI的半导体集成电路器件中的晶体管的 元件特性受到阱电位波动的影响。为了避免这种影响并稳定晶体管的 元件特性，必需稳定(固定)阱电位。在利用标准单元通过自动布图布线形成的半导体集成电路器件 中，每个标准单元设有电源电压供给端子和接地电位端子。为了固定 阱电位，分别在p阱区域和n阱区域内形成被称为有源区的P衬底 (P誦sub)区域和N衬底(N誦sub)区域。p阱区域通过P衬底区域连 接至接地电位端子，从而将P阱区域固定在接地电位GND。 n阱区域 通过N衬底区域连接至电源电压供给端子，从而将n阱区域固定在电 源电压VDD。在标准单元中，用于电源电压VDD和接地电位GND的电源线 设置在相向的两边并沿单元配置的方向延伸。在这些电源线下的半导 体衬底中形成p阱区域和n阱区域。在这些阱区域内，形成包括晶体 管的半导体元件以构成各种电路。在p阱区域和n阱区域中分别形成 固定阱电位的P衬底区域和N衬底区域。用于电源电压的电源线通过 接触孔电连接至N衬底区域，用于接地电位的电源线通过接触孔电连 接至P衬底区域，从而固定阱电位。为了积极地利用MOS晶体管的衬底偏置效应，可以使用具有四 端子的标准单元，所述四端子用于电源电压、接地电位、P村底区域 和N衬底区域(例如，参照日本专利申请7>开第2000 -332118号)。 4端子标准单元通过独立布线施加电源电压VDD、接地电位GND、 用于固定n阱电位的接地电位VBN和用于固定p阱电位的电位VBP。 在4端子标准单元中，用于施加用来固定p阱电位的电位VBP和用 于施加用来固定n阱电位的电位VBN的布线设置于相向的两侧并沿 单元配置方向延伸。在位于这些布线下方的半导体衬底内形成N衬底 区域和P衬底区域。用于固定p阱中电位的连线经接触孔电连接至P 衬底区域，用于固定n阱中电位的连线经接触孔电连接至N衬底区域。 在这些连线内，设置用于电源电压VDD的电源线和用于接地电位 GND的电源线。在电源线之间的半导体衬底内，形成n阱区域和p 阱区域。在n阱区域和p阱区域中，形成包括晶体管的半导体元件以 构成不同电路。但是，利用上述构造，用于固定阱电位及其互连的P衬底区域 和N衬底区域导致单元面积的增加。为了防止单元面积增加，形成于 单元内的包括晶体管的半导体元件的尺寸必需缩减，导致驱动能力的 降低。尤其是当根据设计规则用最小线宽形成衬底区域及其互连时， 形成于阱区域中的MOS晶体管的最小间距等受到限制，或者台阶覆 盖特性恶化。由此，单元面积增大或者晶体管尺寸必需缩减。此外， 与密集配置的衬底区域的接触难以在制造工艺中制造。如果有许多这 样的图案，制造成品率降低。随着半导体集成电路器件的小型化，电源电压降低，因而衬底电 流变小。因此，在低电源电压的半导体集成电路器件中，有可能通过 使因单元面积增加或晶体管尺寸减小导致的驱动能力降低最小化来 有效地固定阱电位。这是由于，当电源供给电压接近IV时，不会出现允许正向电流流经p-n结的电位差。由于不仅衬底电流因电源电 压降低而减小，而且晶体管的源极电位也通常固定，当电源供给电压 为大约1V时，因与漏极耦合而产生的阱电位波动小于0.5V,为电源 电压的一半。因此，几乎没有可能发生因闩锁导致的击穿。当然，当衬底电位随机波动时，晶体管的驱动能力和泄漏电流随 电位波动而波动。因此要釆取防止波动的措施，必需固定阱电位。
技术实现思路
根据本专利技术的一方面，提供了一种半导体集成电路器件，包括 通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与 第一方向交叉的第二方向配置的标准单元，单元列包括第一标准单 元，该第一标准单元的每个具有分别4皮施加电源电压和接地电位的第 一和第二端子、和具有在施加于第一和第二端子之间的电压下工作的 晶体管且没有阱电位固定有源区的第一电路；和第二标准单元，该第 二标准单元被配置在将以与第一标准单元相同的定时而被开关的晶 体管集中的区域或者位于大晶体管附近，该第二标准单元的每个包括 第三和第四端子以及第二电路，其中所述第三和第四端子被施加电源 电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中 并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源 区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅 偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第二标准 单元固定。根据本专利技术的另一方面，提供了一种半导体集成电路器件，包括 通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与 第一方向交叉的第二方向配置的标准单元，单元列包括第一标准单 元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第 一和第二端子、和具有在施加于第一和第二端子之间的电压下工作的开关元件且没有阱电位固定有源区的第一电路；和第二标准单元，被 配置于第一标准单元中迁移概率高的区域附近，该第二标准单元的每个包括第三和第四端子以及第二电路，其中所述第三和第四端子被施 加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余 区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第 二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施 加背栅偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第 二标准单元固定。根据本专利技术的又一方面，提供了一种半导体集成电路器件， 一种半导体集成电路器件，包括通过配置单元列形成的电路部分，每个 单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准 单元，单元列包括第一标准单元，该第一标准单元的每个具有分别 被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一 和第二端子之间的电压下工作且没有阱电位固定有源区的第一电路；和第二标准单元，被配置于具有高概率的第一标准单元集中的区域附 近，该第二标准单元的每个包括第三和第四端子和第二电路，其中所 述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱 的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并 从第一和第二有源区施加背栅偏置的晶体管，其中，单元列中的第一 标准单元的阱电位由第二标准单元固定。根据本专利技术的又一方面，提供了一种半导体集成电路器件设计方 法，包括从库中读入没有阱电位固定有源区的第一组标准单元并通 过自动布图布线临时设计电路；根据以与临时设计的电路中相同的定 时而被开关的大量晶体管中的至少一个、同时被开关的晶体管的尺 寸、迁移概率、以及出现的概率来估计衬底电位的变化；确定所估计 出的衬底电位变化是否在参考值内；以及如果所估计出的衬底电位的 变化超出参考值，则从库中读入具有阱电位固定有源区的第二组标准 单元，并将第二组标准单元放置在第一组标准单元中衬底电位的估计 变化超过参考值的区域内，并通过自动布图布线形成电路。附图说明图1为根据本专利技术的第一实施方式利用标准单元通过自动布图 布线形成的半导体集成电路器件中的单元列的一部分的概要平面图。图2为图1本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准单元，单元列包括：第一标准单元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间的电压下工作的晶体管且没有阱电位固定有源区的第一电路；和第二标准单元，该第二标准单元被配置在将以与第一标准单元相同的定时而被开关的晶体管集中的区域或者位于大晶体管附近，该第二标准单元的每个包括第三和第四端子以及第二电路，其中所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第二标准单元固定。

【技术特征摘要】
【国外来华专利技术】JP 2005-3-24 086340/20051. 一种半导体集成电路器件，包括通过配置单元列形成的电路部分，每个单元列具有沿第一方向和 沿与第一方向交叉的第二方向配置的标准单元， 单元列包括第 一标准单元，该第 一标准单元的每个具有分别被施加电源电压 和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间 的电压下工作的晶体管且没有阱电位固定有源区的第一电路；和第二标准单元，该第二标准单元被配置在将以与第一标准单元相 同的定时而被开关的晶体管集中的区域或者位于大晶体管附近，该第 二标准单元的每个包括第三和第四端子以及第二电路，其中所述第三 和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形 成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位 固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一 和第二有源区施加背栅偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第二标准单元固定。2. 权利要求l中记载的半导体集成电路器件，其中， 笫二电路响应时钟信号而工作。3. 权利要求2中记栽的半导体集成电路器件，其中， 第二电路为触发器或者緩沖器，并且第一和第二有源区形成于与触发器或者緩沖器中的小晶体管相 邻的第二标准单元中的空余区域中。4. 权利要求l中记栽的半导体集成电路器件，其中， 每个第一标准单元包括作为第一端子和第二端子的第一和第二电源线，所述第一和第二电源线设置在相向的两边并沿第一方向延 伸；形成于半导体衬底中的第一导电类型的第一阱区；以及在半导体 衬底中与第一阱区相邻地形成的第二导电类型的第二阱区，每个第二标准单元包括作为第三和第四端子的第三和第四电源线，所述第三和第四电源线设置在彼此相向的两边并沿第一方向延伸；形成于半导体衬底内的第一导电类型的第三阱区；以及在半导体 衬底内与第三阱区相邻地形成的第二导电类型的第四阱区，第一有源区形成在第三阱区中并与第五端子相接触，所述第五端子是通过将第三电源线在第二方向上分支出而形成的，以及第二有源区形成在第四阱区中并与第六端子相接触，所述第六端子是通过将第四电源线在第二方向上分支出而形成的。5. 权利要求4中记载的半导体集成电路器件，其中，单元列中的第一和第三电源线连接在一起，单元列中的第二和第 四电源线连接在一起，单元列中的第一和第三阱区连接在一起，单元 列中的第二和第四阱区连接在一起，单元列中的第一和第二标准单元共用第一和第二电源线， 相邻的单元列共用连接在一起的第一和第三电源线或者共用连 接在一起的第二和第四电源线。6. —种半导体集成电路器件，包括通过配置单元列形成的电路部分，每个单元列具有沿第一方向和 沿与第一方向交叉的第二方向配置的标准单元， 单元列包括第一标准单元，该第一标准单元的每个具有分别被施加电源电压 和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间 的电压下工作的开关元件且没有阱电位固定有源区的第一电路；和第二标准单元，被配置于第一标准单元中迁移概率高的区域附 近，该第二标准单元的每个包括第三和第四端子以及第二电路，其中 所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括 用于将形成于内部的空余区域中并分别电连接至第三和第四端子的 阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源 并从第一和第二有源区施加背栅偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第二标准单元固定。7. 权利要求6中记栽的半导体集成电路器件，其中，第二电路响应时钟信号而工作。8. 权利要求7中记载的半导体集成电路器件，其中， 第二电路为触发器或者緩冲器，并且第一和第二有源区形成于与触发器或者緩冲器中的小晶体管相 邻的第二标准单元中的空余区域中。9. 权利要求6中记载的半导体集成电路器件，其中， 每个第一标准单元包括作为第一端子和第二端子的第一和第二电源线，所述第一和第二电源线设置在相向的两边并沿第一方向延伸；形成于半导体衬底中的第一导电类型的第一阱区；以及在半导体衬底中与第一阱区相邻地形成的第二导电类型的第二阱区，每个第二标准单元包括作为第三和第四端子的第三和第四电源线，所述第三和第四电源线设置在彼此相向的两边并沿第一方向延伸；形成于半导体衬底内的第一导电类型的第三阱区；以及在半导体 衬底内与第三阱区相邻地形成的第二导电类型的第四阱区，第一有源区形成在第三阱区中并与第五端子相接触，所述第五端 子是通过在第二方向上从第三电源线分支出而形成的，以及第二有源...

【专利技术属性】
技术研发人员：井高康仁，木下浩一，菅原毅，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]