半导体集成电路器件的设计方法技术

本发明专利技术提供一种半导体集成电路（IntegratedCircuit，IC）器件的设计方法，属于半导体集成电路设计技术领域。该方法包括步骤：从电路层级定义反映集成电路设计规范的性能因子；将性能因子映射至器件层级的器件参数；以及依照集成电路设计性能参数优化所述器件的设计变量，以使所述性能因子取最大值；其中，所述集成电路至少地包括所述器件。该方法将电路层级的设计规范被考虑至该电路所使用的器件的分析建模过程中，其可以从整体上提升电路的性能，例如，SRAM的功耗降低、读取时间缩短、可靠性变高。

【技术实现步骤摘要】

本专利技术属于半导体集成电路(Integrated Circuit, IC)设计
,涉及一种以电路性能为着眼点(circuit aware)的半导体集成电路器件优化设计方法。
技术介绍
随着集成电路技术不断按照摩尔(Moore)定律发展，其使用的器件不断按比例缩小，因此，也越来越难以获得理想的器件性能。以MOS管器件为例，在130nm线宽技术代，CMOS管器件中亚阈值漏电(sub-threshold leakage current)是其仅有的主要漏电流,然而，随着MOS管器件的按比例缩小，为保持足够栅耦合至器件沟道、减小短沟道效应，栅氧化层厚度也不断按比例缩小，这直接导致栅端直接遂穿漏电的明显增加。并且，为更好地控制短沟道效应并因此减小亚阈值漏电，引入晕圈掺杂(Halo Doping,以下称为Halo掺杂)。然而,这种在漏端的结上的高浓度掺杂会导致遂穿漏电。图1所示为MOS管器件的漏电流示意图。如上所述，按比例缩小进入纳米特征尺寸的MOS管器件的漏电流越来越严重。如图1所示，其主要包括亚阈值漏电Isub、栅端直接遂穿漏电Igate、带-带遂穿漏电Ijn三种，并且，三种类型漏电基本在可比较的数量级上。单独从器件角度来设计器件时，减小某一类型漏电流的器件结构设计很可能导致其他类型的漏电流的增加。因此，使用该MOS管器件的集成电路的漏电流难以控制、功耗增加。另外，为改善MOS管器件的驱动能力，通常减小栅氧化层，但是这会导致栅电容以及栅-漏交叠电容的增大，这直接会对使用该MOS管器件的集成电路的性能产生退化影响，例如,延迟增加。随着集成电路特征尺寸的不断减小，为避免以上所述的功耗、延迟等问题。传统的设计思路是分别独立地从电路层级和器件层级来设计解决。图2所示为现有技术的集成电路设计方法示意图。如图2所示，为提升集成电路的性能，其设计包括两个层级的设计，其一是在器件层级优化器件设计(步骤S110)，其二是在电路层级通过电路技术优化设计电路(步骤S120);然后将优化设计的器件应用于所设计的电路(步骤S130)。以SRAM单元的电路设计为例，在器件层级，优化MOS管器件的结构尺寸和掺杂轮廓(包括掺杂浓度等参数)，以最大化1。?/1。?比；在电路层级，使用不同的低功耗电路方案，例如源偏置SRAM(Source-Bias SRAM，SB-SRAM)、衬底偏置 SRAM (Body-Bias SRAM，BB-SRAM)等。这种设计方法中，器件的设计与电路方面的设计是分离的，特别是器件的设计并未考虑或直接反映电路整体性能参数的要求。图2所示设计方法在IOOnm以上线宽的技术代(特征尺寸大于IOOnm)应用时，由于MOS管器件的主要漏电流为亚阈值漏电Isub，MOS管器件漏电流小，使用这些MOS管器件设计形成的集成电路的整体漏电流也较小，因此，这种设计方法是相对有效并容易满足电路性能要求。但是，在进入纳米尺寸技术代，例如特征尺寸为90nm以下，如上所述，MOS管器件中的各种漏电流越多，并且随着特征尺寸的减小而越来越严重，采用图2所示设计方法时，其集成电路难以在整体性能上获得低漏电的同时保持高性能。有鉴于此，有必要提出一种新型的。
技术实现思路
本专利技术的目的在于，提出一种适用于特征尺寸为IOOnm以下的，以使该器件能对使用器件的集成电路的性能改善。为实现以上目的或者其他目的，本专利技术提供以一种，其包括以下步骤: 从电路层级定义反映集成电路设计规范的性能因子； 将性能因子映射至器件层级的器件参数；以及 依照集成电路设计性能参数优化所述器件的设计变量，以使所述性能因子取最大值； 其中，所述集成电路至少地包括所述器件。在以上所述的设计方法中，在定义性能因子的过程中，所述性能因子基于所述集成电路的性能参数进行 建模。在以上所述的设计方法中，所述集成电路为SRAM，所述器件为MOS管。在以上所述的设计方法中，所述SRAM的性能参数包括SRAM单元的漏电流和读取时间，所述性能因子被定义为:本文档来自技高网...

【技术保护点】
一种半导体集成电路器件的设计方法，其特征在于，包括以下步骤：从电路层级定义反映集成电路设计规范的性能因子；将性能因子映射至器件层级的器件参数；以及依照集成电路设计性能参数优化所述器件的设计变量，以使所述性能因子取最大值；其中，所述集成电路至少地包括所述器件。

【技术特征摘要】
1.一种半导体集成电路器件的设计方法，其特征在于，包括以下步骤: 从电路层级定义反映集成电路设计规范的性能因子； 将性能因子映射至器件层级的器件参数；以及 依照集成电路设计性能参数优化所述器件的设计变量，以使所述性能因子取最大值； 其中，所述集成电路至少地包括所述器件。2.如权利要求1所述的设计方法，其特征在于，在定义性能因子的过程中，所述性能因子基于所述集成电路的性能参数进行建模。3.如权利要求2所述的设计方法，其特征在于，所述集成电路为SRAM，所述器件为MOS管。4.如权利要求3所述的设计方法，其特征在于，所述SRAM的性能参数包括SRAM单元的漏电流和读取时间，所述...

【专利技术属性】
技术研发人员：谢憬，陈祺恺，丁立，林辉，
申请(专利权)人：山东极芯电子科技有限公司，
类型：发明
国别省市：