在CMOS技术中形成自对准双重硅化物的方法技术

一种制造互补金属氧化物半导体（ＣＭＯＳ）器件的方法，其中该方法包括如下步骤：在半导体衬底（１０２）中形成用于容纳第一类型半导体器件（１３０）的第一阱区（１０３）；在半导体衬底（１０２）中形成用于容纳第二类型半导体器件（１４０）的第二阱区（１０４）；用掩模（１１４）屏蔽第一类型半导体器件（１３０）；在第二类型半导体器件（１４０）上淀积第一金属层（１１８）；在第二类型半导体器件（１４０）上形成第一自对准硅化物；去除掩模（１１４）；在第一和第二类型半导体器件（１３０、１４０）上淀积第二金属层（１２３）；和在第一类型半导体器件（１３０）上形成第二自对准硅化物。该方法只需要一个图案层次，并消除了图案重叠，这还简化了在不同器件上形成不同硅化物材料的工艺。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例一般涉及互补金属氧化物半导体(CMOS)器件制造，特别涉及在CMOS技术中形成双重自对准硅化物的方法以提高器件性能。本专利技术在半导体制造领域中有应用。
技术介绍
代表Self-ALIgned siliCIDE的术语自对准硅化物(saliside)指的是用自对准方法形成的硅化物。自对准硅化物通常通过在硅层上淀积金属层(如Ti、Co、Ni等)，然后对该半导体结构进行退火形成。在金属与露出的硅或多晶硅接触的地方形成硅化物。然后选择性地刻蚀掉未反应的金属，留下与下置导电栅极(通常是多晶硅)和源/漏结构自动对准的硅化物。术语“硅化物(silicide)”和“自对准硅化物(salicide)”在这里可以互换使用。自对准硅化物工艺通常在MOS(金属氧化物半导体)和CMOS工艺中实施，以便减少接触电阻和表面电阻。图1表示在器件51的每侧(NFET(N型场效应晶体管)80和PFET(P型场效应晶体管)70侧)上具有相同硅化物的常规CMOS器件51。CMOS器件51由具有分别在其中构成的N阱(N型倒置阱)和P阱(倒置阱)区53、54的衬底52构成。浅沟槽隔离区55也被包含于CMOS器件51中。CMOS器件51的NFET部分80包括由硅化物层60覆盖的NFET栅极58。此外，绝缘侧壁间隔物(spacer)59在NFET栅极58的周围构成。NFET栅极电介质57位于NFET栅极58的下面。而且，包括NFET源/漏硅化物接触部56的NFET源/漏注入区68也形成在NFET栅极58的相对侧上的P阱区54中。同样，CMOS器件51的PFET部分70包括由硅化物层67覆盖的PFET栅极63。此外，绝缘侧壁间隔物61在PFET栅极63的周围构成。PFET栅极电介质62位于PFET栅极63的下面。另外，包括PFET源/漏硅化物接触部66的PFET源/漏注入区69也形成在PFET栅极63的相对侧上的N阱区53中。如图1的均匀阴影部分所示，NFET源/漏硅化物56、NFET栅极硅化物层60、PFET源/漏硅化物66和PFET栅极硅化物层67都包括相同的硅化物材料。然而，这种方案的缺陷之一是与双重自对准硅化物方案相比时具有非优化的器件性能。事实上，CMOS器件中的NFET和PFET区(用于源/漏和栅极区)的性能可以通过在各个NFET和PFET区中施加不同种类的硅化物(双重自对准硅化物工艺)来优化。图2到4表示形成常规双重自对准硅化物CMOS器件1(即，由两种不同硅化物材料形成的CMOS器件1)的重复步骤。一般情况下，如图2所示，双重自对准硅化物工艺涉及在整个器件1上淀积第一硅化物阻挡膜(如氧化物或氮化物膜)14。然后，进行第一光刻图案化和刻蚀工艺，从而去除器件1的NFET区40上的一部分阻挡膜14。NFET区14由形成在衬底2中的P阱4构成，其中在P阱4中形成NFET源/漏注入区18、在P阱4上形成NFET栅极电介质7、在栅极电介质7上形成NFET栅极8。一对绝缘侧壁9也形成在NFET栅极8的周围。此外，CMOS器件1中也包括浅沟槽隔离区5。膜14的其余部分用于保护器件1的PFET区30。PFET区30与NFET区40类似地构成，其中PFET区30由形成在衬底2中的N阱3构成，在N阱3中形成PFET源/漏注入区19、在N阱3上形成PFET栅极电介质12、以及在PFET栅极电介质12上形成PFET栅极13。一对绝缘侧壁11也形成在PFET栅极13的周围。在NFET区40上进行自对准硅化物工艺，从而在NFET栅极8上形成硅化物层10，并且形成NFET源/漏硅化物接触部6。接着，如图3所示，从器件1去除第一阻挡膜14，在整个器件1上淀积第二硅化物阻挡膜(如氧化物或氮化物膜)15。然后，执行第二光刻图案化和刻蚀工艺，从而去除器件1的PFET区30上方的一部分阻挡膜15。之后，在PFET区30上执行自对准硅化物工艺，从而在PFET栅极13上形成硅化物层17，并形成PFET源/漏硅化物接触部16。如图4所示，器件1的NFET部分40上的硅化物不同于器件1的PFET部分30上的硅化物。然而，图2-4中所提供的常规两光刻层次的双重自对准硅化物工艺所存在的问题之一是在两个光刻层次之间的处理期间引起的未对准，如图5所示(虚线圆圈表示发生未对准的器件1的区域)。NFET区40和PFET区30之间的这种未对准导致器件1的向下延伸(在图5中表示为SRAM(同步随机存取存储器)单元布局)，这可能导致器件中的高表面电阻或开路和/或电路面积，由此导致不良的器件/电路性能。因此，需要一种克服这种未对准问题的新的双重自对准硅化物工艺。
技术实现思路
鉴于上述原因，本专利技术的实施例提供一种制造CMOS器件的方法，其中该方法包括在半导体衬底中形成用于容纳第一类型半导体器件的第一阱区；在半导体衬底中形成用于容纳第二类型半导体器件的第二阱区；用掩模屏蔽第一类型半导体器件；在第二类型半导体器件上方淀积第一金属层；在第二类型半导体器件上形成第一自对准硅化物；去除掩模；在第一和第二类型半导体器件上淀积第二金属层；以及在第一类型半导体器件上形成第二自对准硅化物。该方法还包括从第二类型半导体器件去除第二金属层。在第一实施例中，第一阱区构成为NFET阱区，第二阱区构成为PFET阱区。在第二实施例中，第一阱区构成为PFET阱区，第二阱区构成为NFET阱区。此外，第一金属层由不同于第二金属层的材料形成。此外，第一类型半导体器件是通过如下步骤形成的在第一阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第一阱区中注入源/漏区。而且，第二类型半导体器件是通过如下步骤形成的在第二阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第二阱区中注入源/漏区。该方法还包括在第一金属层和第二金属层的每个上形成覆盖层，其中覆盖层包括TiN、Ti和TaN中的任何一种，并且第一金属层和第二金属层包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。本专利技术的另一方面提供一种在半导体衬底上形成集成电路的方法，其中该方法包括在半导体衬底上形成第一和第二类型半导体器件中的每一个；在第二类型半导体器件上形成第一金属层；只在第二类型半导体器件上形成第一自对准硅化物；在第一和第二类型半导体器件上淀积第二金属层；和只在第一类型半导体器件上形成第二自对准硅化物。该方法还包括在淀积第一金属层之前用掩模屏蔽第一类型半导体器件，并在形成第一自对准硅化物之后去除该掩模。此外，该方法还包括从第二类型半导体器件去除第二金属层。而且，第一金属层由不同于第二金属层的材料形成。此外，第一类型半导体器件是通过如下步骤形成的在第一阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第一阱区中注入源/漏区。另外，根据第一实施例，第一阱区构成为NFET阱区和PFET阱区中的任何一个。而且，第二类型半导体器件通过如下步骤形成在第二阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第二阱区中注入源/漏区。根据第二实施例，第二阱区构成为NFET阱区和PFET阱区中的任何一个。该方法还包括在第一金属层和第二金属层中的每一个上形成覆盖层，本文档来自技高网...

【技术保护点】
一种制造互补金属氧化物半导体（ＣＭＯＳ）器件的方法，所述方法包括：在半导体衬底（１０２）中形成用于容纳第一类型半导体器件（１３０）的第一阱区（１０３）；在所述半导体衬底（１０２）中形成用于容纳第二类型半导体器件（１４０）的第 二阱区（１０４）；用掩模（１１４）屏蔽所述第一类型半导体器件（１３０）；在所述第二类型半导体器件（１４０）上淀积第一金属层（１１８）；在所述第二类型半导体器件（１４０）上形成第一自对准硅化物；去除所述掩模（１ １４）；在第一和第二类型半导体器件（１３０、１４０）上淀积第二金属层（１２３）；和在所述第一类型半导体器件（１３０）上形成第二自对准硅化物。

【技术特征摘要】
【国外来华专利技术】US 2004-12-2 10/904,8841.一种制造互补金属氧化物半导体(CMOS)器件的方法，所述方法包括在半导体衬底(102)中形成用于容纳第一类型半导体器件(130)的第一阱区(103)；在所述半导体衬底(102)中形成用于容纳第二类型半导体器件(140)的第二阱区(104)；用掩模(114)屏蔽所述第一类型半导体器件(130)；在所述第二类型半导体器件(140)上淀积第一金属层(118)；在所述第二类型半导体器件(140)上形成第一自对准硅化物；去除所述掩模(114)；在第一和第二类型半导体器件(130、140)上淀积第二金属层(123)；和在所述第一类型半导体器件(130)上形成第二自对准硅化物。2.根据权利要求1所述的方法，还包括从所述第二类型半导体器件(140)去除所述第二金属层(123)。3.根据权利要求1所述的方法，其中所述第一阱区(103)被构成为NFET(N型场效应晶体管)阱区，所述第二阱区(104)被构成为PFET(P型场效应晶体管)阱区。4.根据权利要求1所述的方法，其中所述第一阱区(103)被构成为PFET(P型场效应晶体管)阱区，所述第二阱区(104)被构成为NFET(N型场效应晶体管)阱区。5.根据权利要求1所述的方法，其中所述第一金属层(118)由不同于所述第二金属层(123)的材料形成。6.根据权利要求1所述的方法，其中所述第一类型半导体器件(130)是通过以下步骤形成的在所述第一阱区(103)上构成绝缘层(112)；在所述绝缘层(112)上构成栅区(114)；在所述栅区(114)的相对侧上形成绝缘间隔物(111)；和在所述第一阱区(103)中注入源/漏区(129)。7.根据权利要求1所述的方法，其中所述第二类型半导体器件(140)是通过以下步骤形成的在所述第二阱区(104)上构成绝缘层(107)；在所述绝缘层(107)上构成栅区(108)；在所述栅区(108)的相对侧上形成绝缘间隔物(109)；和在所述第二阱区(104)中注入源/漏区(128)。8.根据权利要求1所述的方法，还包括在所述第一金属层(118)和所述第二金属层(123)中的每一个上形成覆盖层。9.根据权利要求8所述的方法，其中所述覆盖层包括TiN、Ti和TaN中的任何一种。10.根据权利要求1所述的方法，其中所述第一金属层(118)和所述第二金属层(123)包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。11.一种在半导体衬底(102)上形成集成电路的方法，所述方法包括在所述半导体衬底(102)上形成第一和第二类型半导体器件(130，140)中的每一个；在所述第二类型半导体器件(140)上淀积第一金属层(118)；只在所述第二类型半导体器件(140)上形成第一自对准硅化物；在所述第一和第二类型半导体器件(130，140)上淀积第二金属层(123)；和只在所述第一类型半导体器件(130)上形成第二自对准硅化物。12.根据权利要求11所述的方法，还包括在淀积所述第一金属层(118)之前用掩模(114)屏蔽所述第一类型半导体器件(130)。13.根据权利要求12所述的方法，还包括在形成所述第一自对准硅化物之后去除所述掩模(114)。14.根据权利要求11所述的方法，还包括从所述第二类型半导体器件(140)去除所述第二金属层(123)。15.根据权利要求11所述的方法，其中所述第一金属层(118)由不同于所述第二金属层(123)的材料形成。16.根据权利要求11所述的方法，其中所述第一类型半导体器件(130)是通过如下步骤形成的在所述第一阱区(103)上构成绝缘层(112)；在所述绝缘层(112)构成栅区(114)；在所述栅区(114)的相对侧上形成绝缘间隔物(111)...

【专利技术属性】
技术研发人员：小希里尔卡布莱尔，切斯特T齐奥波科夫斯基，约汉J爱丽斯莫纳甘，方隼飞，克里斯蒂安拉沃伊，骆志炯，詹姆斯S纳考斯，安L斯廷根，克莱门特H万，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]